[VHDL编程] alu32

说明：32 bit ALU design using VHDL code for Xilinx ISE Foundation
<Bruno Frankelli> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] freq_divider

说明：一个时钟分频器，可以实现任意整数倍或者分数倍的分频功能。-A clock divider can be an arbitrary integer multiple or fraction of times the frequency function.
<刘涛> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] gcd_lcm

说明：求两个100以内整数的最大公约数和最小公倍数，只用加法和减法运算-Find the greatest common divisor of two integers less than 100 and the least common multiple, only addition and subtraction
<刘涛> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] sr8

说明：8bit移位暫存器 隨著CLK觸發 每次將資料依序輸入暫存器 且為FIFO-8bit shift register with the CLK input is triggered each time the data register and the FIFO order
<vdsfvg> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogCode_7_segment_decoder

说明：Verilog Code for seven segment decoder for the code to be implemented on Altera DE2 board
<Rahul> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogCode_8-bit_2to1_mux

说明：Verilog Code for 8 to 1 multiplexer for the code to be implemented on Altera DE2 board
<Rahul> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogCode_BCD_counter

说明：Verilog Code for a BCD counter and it is implemented on Altera DE2 board-Verilog Code for a BCD counter and it is implemented on Altera DE2 board
<Rahul> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] vga1

说明：VGA 接口模块，800*600接口时序verilog实现-VGA interface module, 800* 600 interface timing verilog implementation
<wangkunchi> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] LcdDisp

说明：128*64点阵LCD的Verilog代码，LCD为左右半屏各64*64个点，LCDdatasheet可参考ZY12864D.pdf-128* 64 dot matrix LCD, Verilog code, LCD screen is about half of the 64* 64 points, LCDdatasheet refer ZY12864D.pdf
<曹氏> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] no1_arrengment_if

说明：no1_arrengment_if by vhdl using xlinx
<usef> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] NO2_SWITCH_IF

说明：swiych_if by vhdl using xlinx
<usef> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] NO3_ALU_IF

说明：alu_if bu vhdl using xlinx
<usef> 在 2024-11-17 上传 | 大小：1kb | 下载：0