[VHDL编程] axi_lite_user

说明：axi_lite_user官方样例，精简功能，适用于zynq系列axi总线(Axi_lite_user official sample, streamline function, apply to zynq series Axi bus)
<haixng > 在 2025-01-12 上传 | 大小：4.42mb | 下载：0

[VHDL编程] RGBtoYUV

说明：BMP格式文件的RGB数据转换为YUV格式。(Transform RGB data of a bmp to YUV.)
<wonderful > 在 2025-01-12 上传 | 大小：36kb | 下载：0

[VHDL编程] VHDL实用教程_潘松_王国栋

说明：VHDL语言入门学习资料，非常赞，看了觉得很值!(This is a good tutorial for learning VHDL language. Very suitable for beginners to learn)
<从小就够炫 > 在 2025-01-12 上传 | 大小：2.79mb | 下载：0

[VHDL编程] 串口通信

说明：该程序主要实现FPGA串口通信，包含源码和串口调试工具(The program mainly to achieve FPGA serial communication, including source code and serial debugging tools)
<youngck > 在 2025-01-12 上传 | 大小：768kb | 下载：0

[VHDL编程] SPI_master

说明：spi-master模块的verilog(simple program for SPI-Master)
<jxls378816 > 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGA TFT 驱动

说明：用于 驱动TFT的FPGA代码。该代码是用VHDL编写。(FPGA code for driving TFT.)
<虞yuyuyuyuyu > 在 2025-01-12 上传 | 大小：530kb | 下载：0

[VHDL编程] spi

说明：spi原理的详细说明及verilog实现(SPI principle and its implemetation in verilog HDL)
<gentlegirl5 > 在 2025-01-12 上传 | 大小：24kb | 下载：0

[VHDL编程] AD9512_coe

说明：AD9512 提供多路输出时钟分配功能，输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristi
<小黄a小黄蛋 > 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] AD9512_ISE

说明：AD9512提供多路输出时钟分配功能，输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristic
<小黄a小黄蛋 > 在 2025-01-12 上传 | 大小：4.83mb | 下载：0

[VHDL编程] lab2

说明：Verilog lab2 is used for learning vivado
<Chappa > 在 2025-01-12 上传 | 大小：8kb | 下载：0

[VHDL编程] lab4

说明：Verilog lab4 is used for learning vivado
<Chappa > 在 2025-01-12 上传 | 大小：37kb | 下载：0

[VHDL编程] lab5

说明：Verilog lab5 is used for learning vivado
<Chappa > 在 2025-01-12 上传 | 大小：7kb | 下载：0