[VHDL编程] dpram_anu

说明：true dpram with using shared variable
<anu> 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] int_div

说明：基于VHDL的任意分频模块，利用Quartus II 9.0编译通过，并用示波器观察可行-VHDL-based modules of any division, the use of Quartus II 9.0 compiler, and the possible use of an oscilloscope
<Vincent Zhao> 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] list_ch12_01_vga_sync

说明：VGA synchronization Code (640 x 480). It generetes VGA synchornization with only 3 bit color ang 60 hz refresh rate. The source clock is 50 MHz.
<Geoff> 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] list_ch12_08_dot_top

说明：VGA synchronization Code (640 x 480). It generetes VGA synchornization with only 3 bit color ang 60 hz refresh rate. The source clock is 50 MHz.
<Geoff> 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：时钟发生器，利用系统时钟获得需要的时钟信号-Clock generator, using the system clock to obtain the required clock signals
<清华> 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] FIFO

说明：FIFO,双端口数据存储器，实现数据先入先出的存储器件-FIFO, dual port data memory, data FIFO memory device
<清华> 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] 8weishujusuocunqi

说明：位数据锁存器，用于存储数据来进行交换，使数据稳定下来保持一段时间不变化，直到新的数据将其替换。 -8-bit data latch for storing data to be exchanged and the data stabilized for a period of time does not change until the new data to replace it.
<清华> 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] jishuqi

说明：各种功能计数器利用数字电路技术数出给定时间内所通过的脉冲数并显示计数结果-Features the use of digital circuit technology a few counters for a given period of time the number of pulses passed by the count and display the results
<清华> 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] boxingfashengqi

说明：波形发生器一种数据信号发生器，在调试硬件时，常常需要加入一些信号，以观察电路工作是否正常-A data signal generator, waveform generator, in the debugging of hardware, it is often necessary to add some signal to observe the circuit is working properly
<清华> 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] i8255

说明：8255的VHDL仿真实现的是串并接口的功能-8255' s VHDL Simulation is the string and the function of the interface
<郭良> 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] 16bitALU

说明：一个16位ALU设计，该ALU主要能实现算术运算(加、减、带进位加、带进位减、加1、减1、传输)、逻辑运算(与、或、非、异或、同或、逻辑左移、逻辑右移操作)。-16bitALU vrilog Code
<Lisa> 在 2025-01-12 上传 | 大小：1kb | 下载：0

[VHDL编程] dpll

说明：dpll is used to lock the data
<jkdgf> 在 2025-01-12 上传 | 大小：1kb | 下载：0