[VHDL编程] frequency_divider

说明：A program to divide input clock frequency
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[VHDL编程] account

说明：手机话费记录，通过状态机实现不同通话类型的手机话费记录功能-Their phone records, through the state machine to achieve different types of their phone call logging
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[VHDL编程] weisuijiganyixulie

说明：本代码给出了伪随机感应序列的编写方法，练习熟练使用状态机-This code gives the state machine of the divider to prepare and practice skilled use of state machines
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[VHDL编程] shuzhuanglvboqi

说明：给出了梳状滤波器的编写代码,用于数字信号处理中的滤波器设计-Gives the comb filter to write code for digital signal processing filter design
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[VHDL编程] angle

说明：verilog设计的求复角的源代码 通过仿真验证的-verilog design for phase
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[VHDL编程] crc8

说明：8位crc的verilog设计 通过仿真综合验证并已应用在工程里面 -verilog of 8bit error checkout
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[VHDL编程] DPLL

说明：全数字锁相环的verilog设计，已通过仿真验证能迅速锁定相位-Digital phase loop lock design with verilog
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[VHDL编程] Decoder

说明：the decoder program are used to decode the data for 4:1 decoder using xilinix
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[VHDL编程] mux

说明：the multiplexer program are designed 2:1 and 4:1 in verilog model
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[VHDL编程] UART

说明：the uart transmitter and receiver are used to design the data transmission for 8bit sipo and piso in verilog
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[VHDL编程] bram_test

说明：Hex file to Binary file conversion using VHDL
<mmurali> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] round_three_stage

说明：3 stage round arbiter using verilog
<mmurali> 在 2024-11-15 上传 | 大小：1kb | 下载：0