[VHDL编程] VHDL

说明：双口RAM模块源代码（VHDL）,用于开发FPGA的双口RAM，可以直接下载到工程中使用。-Dual-port RAM module source code (VHDL), for the development of FPGA' s dual-port RAM, can be directly downloaded to the project use.
<wu> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] cic_dec_8_five

说明：CIC抽取滤波器，抽取系数8,verilog版本，用于数字下变频-CIC decimation filter, extraction coefficient of 8, verilog version, for digital down-conversion
<王刚> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] cic_intp_64_four

说明：4阶CIC内插滤波器，内插系数64，Verilog版本，数字下变频-4-order interpolating CIC filter interpolation factor of 64, Verilog version of the digital down-conversion
<王刚> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] 11orderFIR

说明：11阶FIR数字滤波器，Verilog版本，数字下变频，适合初学-11-order FIR digital filter, Verilog version of the digital down conversion, suitable for beginners
<王刚> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDLonfir

说明：FIR滤波器在VHDL中使用(顺序)PROCESS声明或者是加法器和乘法器的“组件 实例”来实现-FIR filter in VHDL use (in order) PROCESS statement or the adder and the multiplier " component instance" to achieve the
<wangYC> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] snag

说明：4人抢答器的VHDL源代码.当设计文件加载到目标器件后，按下核心板复位按键，表示开始抢答。然后，同时按下S1-S4，首先按下的键的键值被数码管显示出来，对应的LED灯被点亮。与此同时，其它按键失去抢答作用。-4 Responder of the VHDL source code
<王唐小菲> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] stopwatch

说明：数字秒表的VHDL代码。当设计文件加载到目标器件后，设计的数字秒表从00-00-00开始计秒。，直到按下停止按键（按键开关S2）。数码管停止计秒。按下开始按键（按键开关S1），数码管继续进行计秒。按下复位按键（核心板上复位键）秒表从00-00-00重新开始计秒。-The VHDL code for digital stopwatch. When the design document loaded into the target dev
<王唐小菲> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] wave

说明：可控脉冲发生器的VHDL源代码。设计文件加载到目标器件后，按下按键开关模块的S8按键，在输出观测模块通过示波器可能观测到一个频率约为1KHZ、占空比为50 的矩形波。按下S1键或者S2键，这个矩形波的频率会发生相应的增加或者减少。按下S3键或者S4键，这个矩形波的占空比会相应的增加或减少。-Controllable pulse generator of the VHDL source code. Design documents loa
<王唐小菲> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo

说明：fifo的代码,经过测试可以使用，很有用处，可以放心使用-a fifo module,the code has been tested and it is usefull
<汪磊> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] YCbCr2RGB

说明：将图像数据Ycbcr格式转换为rgb格式，方便显示器显示。-Converting the image data Ycbcr format to RGB format , facilitating the monitor display.
<秦立红> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：Ring Counter implemented in VHDL usign finite state machine design.
<slash> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC124

说明：采用verilog编写的高速串型AD采集芯片adc124驱动代码，占用le较少，效率高，目前我应用在较多产品上-Verilog prepared using high-speed string-type AD Acquisition chip adc124 driver code, occupation le small, high efficiency, the current I applied to more products
<chenwl> 在 2025-01-10 上传 | 大小：1kb | 下载：0