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[VHDL编程] counter
说明:Counter module that implements the counter module in VHDL.<Shahid Rizwan> 在 2025-01-10 上传 | 大小:1kb | 下载:0
[VHDL编程] IS61LV10248
说明:IS61LV10248器件的modelsim 仿真模型-IS61LV10248 Verilog model for modelsim<wyc> 在 2025-01-10 上传 | 大小:1kb | 下载:0
[VHDL编程] quadrature_phase_detect
说明:verilog程序,正交鉴相算法。可用记事本打开。然后复制到Quartusii里。-The programe written in hardware discr iption languange verilog.<yupeng> 在 2025-01-10 上传 | 大小:1kb | 下载:1