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[VHDL编程lock

说明:设计一个8位串行数字密码锁控制电路 -Design an 8-bit serial digital code lock control circuit
<冷与> 在 2025-01-10 上传 | 大小:1kb | 下载:0

[VHDL编程vhdl

说明:抢答器的vhdl设计 设计任务: (1)设计一个可容纳4组参赛的数字式抢答器,每组设一个按钮,供抢答使用。 (2)抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用。 (3)设置一个主持人“复位”按钮。 (4)主持人复位后,开始抢答,第一信号鉴别锁存电路得到信号后,由指示灯显示抢答组的编号,同时扬声器发出2~3秒的音响。 扩展功能: (5)设置一个计分电路,每组开始预制100分,由主持人计分,
<冷与> 在 2025-01-10 上传 | 大小:1kb | 下载:0

[VHDL编程keyscan

说明:verilog 写的keyscan代码,转载的,可供大家学习一下!-verilog code written keyscan, reproduced, and for them to learn about! Thanks
<袁科学> 在 2025-01-10 上传 | 大小:1kb | 下载:0

[VHDL编程clock

说明:该代码用verilog语言编写,实现24小时时钟计时,时、分、秒,输入为1HZ时钟-The code using verilog language to achieve a 24-hour clock time, hours, minutes, seconds, the clock input 1HZ
<杜海彬> 在 2025-01-10 上传 | 大小:1kb | 下载:0

[VHDL编程counter

说明:This a simple Counter -This is a simple Counter
<Yaniv> 在 2025-01-10 上传 | 大小:1kb | 下载:0

[VHDL编程Anne

说明:write "AnnE" with 7 segment display using vhdl code at spartan 3e
<fatih> 在 2025-01-10 上传 | 大小:1kb | 下载:0

[VHDL编程vend

说明:自动售货机,根据所要的东西,自动收费,并进行找零-Vending machine, according to what you want to automatically charge and conduct Keep the change
<xiaoyu> 在 2025-01-10 上传 | 大小:1kb | 下载:0

[VHDL编程ASY_FIFO

说明:用Verilog编写的异步FIFO,可以方便的实现同步异步的转换,在全局异步局部异步的系统中得到广泛应用-ASY_FIFO written with verilog,and it is very useful in a GALS system
<isaac> 在 2025-01-10 上传 | 大小:1kb | 下载:0

[VHDL编程chufaqi

说明:VHDL除法器设计,配合移位减法方式设计除法器以节省硬件成本-VHDL divider design
<ZLD> 在 2025-01-10 上传 | 大小:1kb | 下载:0

[VHDL编程test_state

说明:VHDL code for UART transmission & reception.
<abhishek> 在 2025-01-10 上传 | 大小:1kb | 下载:0

[VHDL编程alu

说明:This arithmetic logic unit accepts 8-bit inputs, but it can easily be modded to higher bits. It supports the addition, subtraction, set if less than, AND, and OR operations. The operation to perform is determined by the
<ascheme> 在 2025-01-10 上传 | 大小:1kb | 下载:0

[VHDL编程AD

说明:ad7667的高速采集程序,采样率800kbps,16位精度采样-ad7667 high-speed acquisition procedures, sampling rate of 800kbps, 16 bit accuracy sampling
<王立> 在 2025-01-10 上传 | 大小:1kb | 下载:1
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