[VHDL编程] round_robin_vhdl

说明：Round Robin using VHDL
<mmurali> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] speed_test

说明：QuartusII运行环境下的计数器的VHDL源代码，其中有部分文档说明。-QuartusII operating environment under the counter VHDL source code, some of them documented.
<桂子> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] DigitalEggTimer

说明：timeer for cooks with simulation
<Ruth> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] DP_RAM.v

说明：tis about dpram... if u have any quries fell free to ask -tis is about dpram... if u have any quries fell free to ask
<kumar> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] FIR

说明：The first three examples illustrate the difference between RTL FSMD model (Finite State Machine with Datapath buildin) and RTL FSM + DataPath model. From view of RT level design, each digital design consists of a Control
<dhanagopal> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] memory

说明：the memory program are used to design the fpga application for in very log module
<dhanagopal> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] statemechine

说明：We are using parameters is the test bench and passing them to the state machine using parameter passing We are using tasks to control the flow of the testbench We are using hierarchical naming to access the state v
<dhanagopal> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] uart

说明：the uart model is used to design the synthies and beherival model in verilog fpga
<dhanagopal> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] clock1

说明：多功能数字钟实现闹铃，整点报时，校时，仿广播电台报时功能-multifuntional digital clock written in verilog
<sliversnake> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] tb_tx_modem

说明：test bench for tx modem to make simulation for ofdm based system
<jhonny> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] clockreverse

说明：数字钟 能实现倒计时 小时和分钟的调整 复位和暂停倒计时-clock
<lyy> 在 2025-01-10 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog_uart

说明：UART communication code
<Kim Jung Hyeon> 在 2025-01-10 上传 | 大小：1kb | 下载：0