[VHDL编程] vhdl_clock

说明：VHDL数字钟设计程序 设计要求 基本要求： 1、24小时计数显示； 2、具有校时功能（时，分） ； 附加要求： 1、实现闹钟功能（定时，闹响）；-VHDL digital clock design process design requirements for the basic requirements: 1,24 hours count display 2, with a
<孙超> 在 2025-02-12 上传 | 大小：7kb | 下载：0

[VHDL编程] VHDL

说明：7段数码显示译码器设计，包裹程序设计，实验目的，内容，图像。-7 digital display decoder design, package design, experimental purposes, content, images.
<刘阳> 在 2025-02-12 上传 | 大小：7kb | 下载：0

[VHDL编程] asfpga_v1.00e.tar

说明：asfpga is an assembler written for use in FPGA design. It can be easily modified for your instruction set. The ultimate goal of this software is to allow a FPGA designer to easily write assembly code for a custom instruc
<张治国> 在 2025-02-12 上传 | 大小：7kb | 下载：0

[VHDL编程] Keyboardcontroller

说明：keyboardcontroller IP CORE .VERY GOOD AS A STUDY FILE-keyboardcontroller IP CORE. VERY GOOD AS A STUDY FILE
<lijun> 在 2025-02-12 上传 | 大小：7kb | 下载：0

[VHDL编程] ch4ex

说明：一部分简单时序逻辑电路的VHDL源代码，未包含状态机描述-Part of a simple sequential logic circuits VHDL source code, does not contain a descr iption of state machine
<王修杨> 在 2025-02-12 上传 | 大小：7kb | 下载：0

[VHDL编程] altera_sdram

说明：Simple SDRAM controller source code for Altera DE2 board
<leblebitozu> 在 2025-02-12 上传 | 大小：7kb | 下载：0

[VHDL编程] usb_phy.tar

说明：Very simple USB 1.1 PHY. Includes all the goodies: serial/parallel conversion, bit stuffing/unstuffing, NRZI encoding decoding. Uses a simplified UTMI interface. Currently doesn t do any error checking in the RX se
<eldis> 在 2025-02-12 上传 | 大小：7kb | 下载：0

[VHDL编程] 04_dynamic_hex2

说明：This is 7-segment LED contoler in vhdl
<darek> 在 2025-02-12 上传 | 大小：7kb | 下载：0

[VHDL编程] 337531448051UART

说明：this UART reference
<Praveen> 在 2025-02-12 上传 | 大小：7kb | 下载：0

[VHDL编程] WB_I2C

说明：Routine for I2C in VHDL
<DAVI> 在 2025-02-12 上传 | 大小：7kb | 下载：0

[VHDL编程] mtd

说明：MTD定点浮点仿真，可直接用于fpga算法的仿真程序，产生了扫频信号，仿真直接输出系统频率响应函数，为系统测试带来好处-MTD fixed-point floating-point simulation, fpga algorithm can be used directly in the simulation program to produce a sweep signal, the direct simulation output
<何亮> 在 2025-02-12 上传 | 大小：7kb | 下载：0

[VHDL编程] 16bitCLA

说明：基于Verilog HDL的16位超前进位加法器 分为3个功能子模块-Verilog HDL-based 16-bit CLA is divided into three functional sub-modules
<韩伟> 在 2025-02-12 上传 | 大小：7kb | 下载：0