[VHDL编程] bus

说明：公交车系统基于FPGA芯片的基础上，增加了数码管显示模块、语音自动报站模块、红外通信模块。站牌系统采用以FPGA为核心的主控芯片，增加液晶显示模块、红外通信模块、RS232总线模块、指示灯显示模块等。(The bus system is based on FPGA chip. It adds digital tube display module, voice automatic reporting module and infrare
<幽山之隅 > 在 2024-11-13 上传 | 大小：6.4mb | 下载：0

[VHDL编程] heartbeat

说明：整个程序由心率传感器模块，体温传感器模块，3D计步器模块，FPGA开发板，A/D转换器，LCD显示屏等组成。(The entire program module by heart rate sensor, temperature sensor module, 3D pedometer module, FPGA development board, A/D converter, LCD display etc..)
<幽山之隅 > 在 2024-11-13 上传 | 大小：16.45mb | 下载：0

[VHDL编程] dianziqin

说明：基于FPGA的电子琴动态录音与回放系统在FPGA的基础上设计系统的核心功能模块，再配合相应外围电路，在实现了电子琴基本功能的同时，还增加了演奏音乐的存储功能。(The core function module of FPGA electronic organ dynamic recording and playback system based on FPGA based, together with the corresponding
<幽山之隅 > 在 2024-11-13 上传 | 大小：20.96mb | 下载：0

[VHDL编程] irrigation system

说明：基于FPGA和ARM，通过DHT11测量土壤温湿度等传感器，最终达到智能灌溉，并且能在PC机上进行监测，可通过PC来控制灌溉(Based on FPGA and ARM, soil temperature and humidity sensors were measured by DHT11, and finally intelligent irrigation was realized, and it could be monitor
<幽山之隅 > 在 2024-11-13 上传 | 大小：13.88mb | 下载：0

[VHDL编程] shumaguan

说明：7断数码管动态显示数字，初学者适用，芯片是MAX II系列的芯片，比较老旧了。(Digital tube display number)
<游子游荡 > 在 2024-11-13 上传 | 大小：173kb | 下载：0

[VHDL编程] state_machine

说明：同样是简单的MAX II编程，状态机顾名思义，0到8的循环显示，用到了数码管。(The same is a simple MAX II programming, the state machine as its name suggests, 0 to 8 of the cycle display, using the digital tube.)
<游子游荡 > 在 2024-11-13 上传 | 大小：188kb | 下载：0

[VHDL编程] Carry-Skip Adder

说明：经典的进位跳跃、进位选择、并行前缀加法器，16位，基于verilog HDL语言(16-bit carry-skip adder)
<Dirty > 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] FuncTest ver1.0

说明：常用FPGA，EP4CE10，经典例程，开发板亲测可用，可用于自学编程(Commonly used FPGA, EP4CE10, classic routines, development board pro test available, can be used for self programming)
<FANS2 > 在 2024-11-13 上传 | 大小：62.9mb | 下载：0

[VHDL编程] LEDTest2

说明：This is a running 10 bit led on VHDL code including switch to shift from increasing or decreasing
<Chris1234 > 在 2024-11-13 上传 | 大小：7.54mb | 下载：0

[VHDL编程] delay

说明：对输入每一路数据进行配置不同时间的延时，在一个存储池内(delay every input channel)
<壳壳 > 在 2024-11-13 上传 | 大小：15.35mb | 下载：0

[VHDL编程] 实验1

说明：用verilog语言实现译码器,包含数据流文件(Achieve decoder with verilog language, including experimental data stream file)
<一存 > 在 2024-11-13 上传 | 大小：24kb | 下载：0

[VHDL编程] counter

说明：基于FPGA平台的，计数器的简单实现过程(Code based on FPGA, a realization of VHDL/counter)
<yida008> 在 2024-11-13 上传 | 大小：24kb | 下载：0