[VHDL编程] asyn_fifo

说明：异步fifo,异步的先进先出，verliog hdl代码，已经经过调试(Asynchronous fifo, asynchronous first out, verliog HDL code, has been debugged)
<高尔基海燕 > 在 2024-11-13 上传 | 大小：2kb | 下载：0

[VHDL编程] PI

说明：PID调节器，非常好用的PID调节器模块(PID regulator, very easy to use PID regulator module)
<wzy007 > 在 2024-11-13 上传 | 大小：1.74mb | 下载：0

[VHDL编程] pll

说明：三相锁相环，应用于电力电子控制，锁相相位角用于3/2变换等(Three phase phase-locked loop is used in power electronic control, phase-locked phase angle is used for 3/2 transformation, etc.)
<wzy007 > 在 2024-11-13 上传 | 大小：15.03mb | 下载：0

[VHDL编程] dizi

说明：实现一个根据摁健实现开孔闭孔的电子竖笛，有一个开机音乐且可以在8*8点阵中显示开孔闭孔情况，从低音5到高音5均可实现(To achieve a healthy implementation of electronic press according to the opening of the obturator.)
<萝卜蛋 > 在 2024-11-13 上传 | 大小：589kb | 下载：0

[VHDL编程] fpga

说明：简单的键盘输入，点阵，数码管以及LCD显示(imple dot matrix, digital tube and LCD display)
<学生时代 > 在 2024-11-13 上传 | 大小：14kb | 下载：0

[VHDL编程] ece385sp16_lab4_adders

说明：加法器, 三种加法器的实现。不同的逻辑速度和逻辑结构(adders, three types of them)
<wuhaonan > 在 2024-11-13 上传 | 大小：3kb | 下载：0

[VHDL编程] py2cmod-0.1.2.tar

说明：this is a scoerboarding algorithm
<jackson111 > 在 2024-11-13 上传 | 大小：14kb | 下载：0

[VHDL编程] kbd

说明：avr code kbd optimization source code code
<abbasdf > 在 2024-11-13 上传 | 大小：49kb | 下载：0

[VHDL编程] paral

说明：verilog avr algorithm avr
<abbasdf > 在 2024-11-13 上传 | 大小：7.84mb | 下载：0

[VHDL编程] dds6_ise12migration

说明：以DE2为开发平台，采用Veriolg语言编程，实现了DDS信号输出，频率，步进，波形输出均可调，采用Modelsim以及FPGA内嵌逻辑分析仪验证设计的正确性，可以满足一定的工程需求。(With DE2 as the development platform and Veriolg language programming, the DDS signal output, frequency, step and waveform out
<小小猪猪猪 > 在 2024-11-13 上传 | 大小：3.25mb | 下载：0

[VHDL编程] crc_verilog_xilinx

说明：包括下面文档： readme.txt : This file crc8_8.v : CRC-8, 8-bit data input. crc12_4.v : CRC-12, 4-bit data input. crc16_8.v : CRC-16, 8-bit data input. crc_ccit_8.v : CRC-CC
<chris_lj > 在 2024-11-13 上传 | 大小：10kb | 下载：0

[VHDL编程] modelsim入门

说明：Modelsim使用说明大全，命令和使用方法，工程创建和仿真，适合初学者。(Modelsim valuable user guide for engineers)
<chris_lj > 在 2024-11-13 上传 | 大小：5kb | 下载：0