资源列表
[VHDL编程] Filter_Convolution_Example
说明：Example of a convolution filter implemented in Vivado HLS, the high level synthesis tool Xilinx-Example of a convolution filter implemented in Vivado HLS, the high level synthesis tool Xilinx<rickyalbert> 在 2025-01-14 上传 | 大小：1kb | 下载：0
[VHDL编程] behavioral-hmwk5
说明：Design a synchronous circuit which monitors a 3-bit code as the input. If the code has a constant value in four consecutive clock cycles, a flag is activated.<mafa87> 在 2025-01-14 上传 | 大小：1kb | 下载：0
[VHDL编程] code-hmwk7
说明：Make the required flag signals using the input clock signal (clk) and input flag (TKN). Whenever the TKN signal is activated, a sequence of activation of flag signals should be performed based on the timing diagram<mafa87> 在 2025-01-14 上传 | 大小：1kb | 下载：0
[VHDL编程] hmwk3try.vhd
说明：Design a circuit that take three N-Bit binary numbers as inputs and calculate the average of the largest number and the smallest number as the output. Note that the length of the input numbers should be defined varia<mafa87> 在 2025-01-14 上传 | 大小：1kb | 下载：0
[VHDL编程] verilog_experiment
说明：关于verilog的数码管显示，简单的输入输出，流水灯-about verilog test in and out ,about light on and off<孙炜荣> 在 2025-01-14 上传 | 大小：1.66mb | 下载：0
[VHDL编程] ad706_verilog
说明：AD706在Sparten6使用的FPGA代码，测试通过-AD706 FPGA Code In Sparten6<tengdaizhou> 在 2025-01-14 上传 | 大小：2.82mb | 下载：0
[VHDL编程] ad9226_verilog
说明：AD9226在Sparten6上的FPGA代码实现，测试通过。-AD9226 Sparten6 FPGA code on the test, the adoption.<tengdaizhou> 在 2025-01-14 上传 | 大小：2.62mb | 下载：0
[VHDL编程] audio_verilog
说明：AUDIO音频模块AN831的录音及播放FPGA代码，测试通过-AUDIO audio module AN831 recording and playback of FPGA code, the test passed<tengdaizhou> 在 2025-01-14 上传 | 大小：4.19mb | 下载：0
[VHDL编程] ddr3_verilog
说明：DDR3读写在FPGA上的实现代码，经测试通过-DDR3 read and write FPGA implementation of the code, the test passed<tengdaizhou> 在 2025-01-14 上传 | 大小：6.9mb | 下载：0