[VHDL编程] digital_clock

说明：基于vivado的FPGA数字闹钟的程序，verilog语言编写-Vivado based on the FPGA digital alarm clock procedures, verilog language
<kan> 在 2024-11-13 上传 | 大小：3kb | 下载：0

[VHDL编程] project_fir_test

说明：基于verilog的FIR滤波器设计，使用BASYS３作为开发工具-Verilog based FIR filter design, the use of BASYS3 as a development tool
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[VHDL编程] fft_ex1

说明：基于verilog的FFT设计，使用vivado作为开发平台-Verilog based on the FFT design, the use of vivado as a development platform
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[VHDL编程] candy_machine

说明：Verilog Code for Candy Machine State Machine
<gotu0000> 在 2024-11-13 上传 | 大小：470kb | 下载：0

[VHDL编程] universal_prescalar

说明：Verilog Code for universal prescalar
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[VHDL编程] priority_decoder

说明：Verilog Code for priority decoder
<gotu0000> 在 2024-11-13 上传 | 大小：461kb | 下载：0

[VHDL编程] seven_segment

说明：Verilog Code for 7Segment Decoder
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[VHDL编程] VHDL--PCF8563T

说明： I2C实践，-PCF8563T实时时钟vhdl语言-I2C practice,-PCF8563T real-time clock vhdl language
<刘胜毅> 在 2024-11-13 上传 | 大小：779kb | 下载：0

[VHDL编程] VHDLfmq

说明：FPGA驱动蜂鸣器，vhdl语言，蜂鸣器奏乐-FPGA, vhdl language, buzzer music
<刘胜毅> 在 2024-11-13 上传 | 大小：130kb | 下载：0

[VHDL编程] Verilog-fmq

说明：FPGA驱动蜂鸣器，Verilog语言，蜂鸣器奏乐-FPGA driver buzzer, Verilog language, buzzer music
<刘胜毅> 在 2024-11-13 上传 | 大小：133kb | 下载：0

[VHDL编程] Multiplier

说明：复用全加器来实现乘法器, 通过从右到左互为输入输出，实现低位计算。最左向高位输出。具体要求请参见附带的PDF。-Multiplexing a multiplier to achieve full adder, input and output by each other right to left, the least significant bits is calculated. Most left output to high.
<Wind> 在 2024-11-13 上传 | 大小：370kb | 下载：0

[VHDL编程] Bin2BCD

说明：FPGA代码，使用Verilog HDL语言实现4 bit二进制转换成BCD代码。原理是移位加三。-FPGA code, using Verilog HDL language is converted into a binary 4 bit BCD code. The principle is Shift-Add-3 .
<Wind> 在 2024-11-13 上传 | 大小：5.5mb | 下载：0