[VHDL编程] lcd

说明：Sparn3E 开发板，基于FPGA，实现板子上的LCD能够点亮，并且实现字符和 数字的显示-Sparn3E development board to achieve LED lights lit
<Tom> 在 2025-04-08 上传 | 大小：416kb | 下载：0

[VHDL编程] VER_I2C_EEPROM.ZIP

说明：EEPROM 的verilog仿真模型（cat24cxx系列）-verilog simulition Model of EEPROM,include cat24cxx
<kang sir> 在 2025-04-08 上传 | 大小：24kb | 下载：0

[VHDL编程] eetop.cn_Uvm_spi_bl_reg_tb

说明：uvm apb verification env
<杨磊> 在 2025-04-08 上传 | 大小：225kb | 下载：0

[VHDL编程] fifo

说明：FIFO是通过时钟来确定是同步还是异步的，同步FIFO的读写操作是通用一个时钟来控制的。另一方面。两个不同频率或者不同香味的时钟来控制异步FIFO的读写操作。 异步FIFO 跨越时钟域的同步问题-FIFO is determined by the clock is synchronous or asynchronous, synchronous FIFO read and write operations are a common
<Isabelle Cheung> 在 2025-04-08 上传 | 大小：3kb | 下载：0

[VHDL编程] IIR

说明：IIR滤波器是线性数字滤波器中最常见的一种类型。在一个给定的时间上IIR的输入依赖于它们的输入和先前的输出值。-IIR digital filter is a linear filter is the most common type. At a given time IIR input depending on their previous input and output values.
<Isabelle Cheung> 在 2025-04-08 上传 | 大小：47kb | 下载：0

[VHDL编程] ug480_7Series_XADC

说明：xinlinx V7芯片 用verliog 和vhdl 实现自带adc的模拟量采集-xinlinx V7 chip with verliog and vhdl realization comes adc analog acquisition
<wangsir> 在 2025-04-08 上传 | 大小：20kb | 下载：0

[VHDL编程] 8b10b_endecode

说明：8b转10b的编码和解码程序，已验证。ALTERA官方代码，有编码和解码两个文件-an 8b10b decoder, based on files Martin R and IBM paper
<adfadf> 在 2025-04-08 上传 | 大小：9kb | 下载：0

[VHDL编程] X4_8B10B

说明：4倍转换率的8b转10b的编码和解码程序，已验证。ALTERA官方代码，有编码和解码两个文件-8b 4 times the conversion rate of turn 10b encoding and decoding procedures have been verified. ALTERA official code, encoding and decoding two files
<adfadf> 在 2025-04-08 上传 | 大小：4kb | 下载：0

[VHDL编程] crc

说明：用于ethernet的CRC校验源代码，ALTERA官方代码，已验证-CRC checksum of the source code for ethernet, ALTERA official code, verified
<adfadf> 在 2025-04-08 上传 | 大小：3kb | 下载：0

[VHDL编程] verilog_uart

说明：verilog编写的uart源代码，altera官方代码，已验证-verilog prepared uart source code, altera official code, verified
<adfadf> 在 2025-04-08 上传 | 大小：4kb | 下载：0

[VHDL编程] double_addsub

说明：双字的加减法的verilog源代码和testbench，已经过测试-verilog source code and testbench double word addition and subtraction, and has been tested
<adfadf> 在 2025-04-08 上传 | 大小：3kb | 下载：0

[VHDL编程] pipeline_add

说明：pipeline式累加器的verilog代码和testbench文件，已验证-pipeline type accumulator verilog testbench code and documents, verified
<adfadf> 在 2025-04-08 上传 | 大小：4kb | 下载：0