[VHDL编程] key_xiaodou

说明：这是消除抖动源代码的关键，适合刚刚学习vhdl的新手，按键消抖是需要掌握的一课-This is the key to eliminate shaking the source code, suitable for just learning vhdl novice, key to eliminate shaking is a lesson in the need to master
<李子轩> 在 2024-10-10 上传 | 大小：3308544 | 下载：0

[VHDL编程] fpga123456

说明：从一个网友哪里找到的，Verilog十大基本功2（testbench的设计 文件读取和写入操作 源代码）-From a user where to find, Verilog ten basic skills of 2 (testbench design documents to read and write the source code)
<闫浪涛> 在 2024-10-10 上传 | 大小：40960 | 下载：0

[VHDL编程] verilog

说明：运用Verilog语言，基于FPGA的key button等开关消抖，按键消抖电路设计。-The use of Verilog language, based on the FPGA key button, such as switching jitter, the key to eliminate jitter circuit design.
<闫浪涛> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] VERILOG1

说明：基于FPGA的cordic算法的verilog初步实现,可以学习学习，其中也有程序解释。-FPGA based on the CORDIC algorithm Verilog initial implementation, you can learn to learn, which also has a program to explain.
<闫浪涛> 在 2024-10-10 上传 | 大小：82944 | 下载：0

[VHDL编程] ZedBoardyuanlitu

说明：zedboard原理图详细，PCB板焊接方便，每个接口表明清楚。-Zedboard schematic in detail, PCB board welding is convenient, each interface that clearly.
<翟福伟> 在 2024-10-10 上传 | 大小：1819648 | 下载：0

[VHDL编程] divider1-(3)

说明：Code for divider is written in Verilog where divider and dividend both are of 8 bits. Division is done using continuous subtraction method until the divisor becomes greater or equal to dividend.
<bcd> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] encoder

说明：The code for 8 to 3 encoder is written in Verilog language.
<bcd> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] convolution

说明：Source code for convolution of two complex number is written in Verilog language
<bcd> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] vhdl

说明：vhdl program vhdl programs with result device summary
<Hemant Kumar> 在 2024-10-10 上传 | 大小：96256 | 下载：0

[VHDL编程] xilinx_pcie_core_data

说明：XILINX PCIe核的文档说明及应用策略，文档有笔记，重点地方有注释标记，希望对初学者有帮助！-xilinx pcie core document and application strategy.and in the pdfs,there are notes after reading.
<wuqi> 在 2024-10-10 上传 | 大小：78411776 | 下载：0

[VHDL编程] uart_tx

说明：基于verilog的uart发送模块，具有可选择的奇偶校验功能，经过modelsim仿真可用。-Based on the uart verilog transmit module with selectable parity function, available through modelsim simulation.
<Liu> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] uart_rx

说明：基于verilog的uart接收模块，16倍波特率采样，具有可选择奇偶校验功能，仿真成功。-Based verilog the uart receiver module, sampling 16 times the baud rate, parity function with selectable, successful simulation.
<Liu> 在 2024-10-10 上传 | 大小：1024 | 下载：0