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[VHDL编程] 06_pll_test
说明:PLL实现,在xilinx spartan 6的参考时钟50MHz上实现不同频率的锁相环程序-PLL implementation, in the Spartan Xilinx 6 reference clock 50MHz on the realization of different frequencies of the phase-locked loop program<王涛> 在 2024-11-14 上传 | 大小:242kb | 下载:0
[VHDL编程] cbl-documentation
说明:COMMON BOOLEAN LOGIC DOCUMENTATION<sree> 在 2024-11-14 上传 | 大小:1.53mb | 下载:0
[VHDL编程] binary-squarer
说明:BINARARY SQURING CIRCUIT DOCUMENTATION<sree> 在 2024-11-14 上传 | 大小:1.17mb | 下载:0
[VHDL编程] CRC-DOCUMENTATION
说明:CYCLIC REDUNDACY CHECK DOCUMENTATION<sree> 在 2024-11-14 上传 | 大小:1.12mb | 下载:0
[VHDL编程] Adder-Designs-using-Reversible-Logic-Gates
说明:REVERSIBLE LOGIC BASED ADDERS DOCUMENTATION<sree> 在 2024-11-14 上传 | 大小:498kb | 下载:0
[VHDL编程] FPGA_phase-shift
说明:本文介绍基于FPGA和DDFS技术,应用Altera公司的FPGA开发工具DSP Builder设计数字移相信号发生器,该数字移相信号发生器的频率、相位、幅度均可预置,分辨率高,精确可调。-This paper introduces FPGA and DDFS technology based on FPGA development tools DSP Builder design of digital phase shift sign<周能斌> 在 2024-11-14 上传 | 大小:483kb | 下载:0