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[VHDL编程practica1

说明: tester.vhd library IEEE use IEEE.STD_LOGIC_1164.all use IEEE.STD_LOGIC_ARITH.all use IEEE.STD_LOGIC_UNSIGNED.all LIBRARY lpm USE lpm.lpm_components.ALL entity practica1 is port ( RE
<pablo> 在 2024-11-14 上传 | 大小:1kb | 下载:0

[VHDL编程spartan_mig20

说明:programer for FPGA with spatan
<hiep> 在 2024-11-14 上传 | 大小:10kb | 下载:0

[VHDL编程fft1024

说明:1024点fft FPGA硬件实现 能在altera ep4sgx230kf40c2 完全实现-1024 point fft FPGA hardware implementation
<陈峰> 在 2024-11-14 上传 | 大小:55.9mb | 下载:0

[VHDL编程VGA_pic_200x200x3(ok)

说明:altera 系列FPGA实现的VGA显示8色的图片,调试通过,开发环境quartusii , 语言verilog。-Altera series FPGA to achieve the VGA display 8 color images, debugging through, the development environment QuartusII, language verilog.
<PrudentMe> 在 2024-11-14 上传 | 大小:6.56mb | 下载:0

[VHDL编程DDS(ok)

说明:制作ROM正弦表并填充FPGA内部ROM,通过调用内部数据实现正弦波输出,开发环境quartusii , 语言verilog , 调试通过 , 附有modelsim调试结果。-Make ROM sine table and fill the ROM internal FPGA, by calling the internal data to achieve the sine wave output, development enviro
<PrudentMe> 在 2024-11-14 上传 | 大小:9.68mb | 下载:0

[VHDL编程PCIe

说明:使用Altera PCIe IP核,补充PCIe事物层,完成了PCIe设备端硬件设计。Windows和Linux下,安装合适驱动后,可读写PCIe设备。-Use Altera PCIe IP core, supplement PCIe transaction layer, complete PCIe device side hardware design
<zhaodonglin> 在 2024-11-14 上传 | 大小:27.64mb | 下载:0

[VHDL编程DES-Verilog-master

说明:DES加密算法硬件verilog实现,包含testbench,加密主模块encrypt,明文变换模块LRToCiphertextConverter,NextRi模块等子模块。-DES encrypt verilog
<lv> 在 2024-11-14 上传 | 大小:11kb | 下载:0

[VHDL编程apbtoaes128_latest.tar

说明:AES加密算法verilog代码实现,基于APB总线接口数字IP,包含详细的testbench-AES encryption algorithm verilog code, based on the APB bus interface digital IP, contains a detailed testbench
<lv> 在 2024-11-14 上传 | 大小:195kb | 下载:0

[VHDL编程apbi2c_latest.tar

说明:APB总线协议转I2C总线协议的接口IP,verilog代码实现,包含详细testbench-APB bus interface to I2C bus interface IP,verilog code
<lv> 在 2024-11-14 上传 | 大小:434kb | 下载:0

[VHDL编程lcd

说明:采用Xilinx公司的Virtex-5芯片实现lcd程序-Using Xilinx' s Virtex-5 chip lcd procedure
<zsd> 在 2024-11-14 上传 | 大小:300kb | 下载:0

[VHDL编程UART-master

说明:UART通讯接口verilog代码实现,uart_tx子模块和uart_rx子模块,包含详细testbench-UART interface verilog code, uart_tx、uart_rx, testbench
<lv> 在 2024-11-14 上传 | 大小:192kb | 下载:0

[VHDL编程KEY2_TEST

说明:Altera firmware examples for Cyclone IV
<TreyWilliams> 在 2024-11-14 上传 | 大小:2.81mb | 下载:0
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