[VHDL编程] apbtoaes128_latest.tar

说明：AES加密算法verilog代码实现，基于APB总线接口数字IP，包含详细的testbench-AES encryption algorithm verilog code, based on the APB bus interface digital IP, contains a detailed testbench
<lv> 在 2025-04-30 上传 | 大小：195kb | 下载：0

[VHDL编程] apbi2c_latest.tar

说明：APB总线协议转I2C总线协议的接口IP，verilog代码实现，包含详细testbench-APB bus interface to I2C bus interface IP，verilog code
<lv> 在 2025-04-30 上传 | 大小：434kb | 下载：0

[VHDL编程] lcd

说明：采用Xilinx公司的Virtex-5芯片实现lcd程序-Using Xilinx' s Virtex-5 chip lcd procedure
<zsd> 在 2025-04-30 上传 | 大小：300kb | 下载：0

[VHDL编程] UART-master

说明：UART通讯接口verilog代码实现，uart_tx子模块和uart_rx子模块，包含详细testbench-UART interface verilog code, uart_tx、uart_rx， testbench
<lv> 在 2025-04-30 上传 | 大小：192kb | 下载：0

[VHDL编程] gpio-master

说明：基于WISHBONE总线接口的GPIO模块verilog代码实现，包含详细GPIO定义文档，testbench，RTL仿真与综合环境-WISHBONE interface to GPIO verilog code, GPIO define, RTL sim, syn
<lv> 在 2025-04-30 上传 | 大小：410kb | 下载：0

[VHDL编程] FSMpart2

说明：Verilog implementarion of FSM. Solution for altera s lab 7 part2.
<iago> 在 2025-04-30 上传 | 大小：10kb | 下载：0

[VHDL编程] part3FSM

说明：Verilog FSM implementation for altera s lab(part 3 of lab 7).
<iago> 在 2025-04-30 上传 | 大小：8kb | 下载：0

[VHDL编程] FSMpart4

说明：Verilog FSM implemetation for altera s lab 7(part IV) for de2115 fpga.
<iago> 在 2025-04-30 上传 | 大小：9kb | 下载：0

[VHDL编程] FSMpart5

说明：FSM Verilog implementation of the final part of lab 7 of altera s verilog tutorial for de2115 fpga.
<iago> 在 2025-04-30 上传 | 大小：9kb | 下载：0

[VHDL编程] sos_module

说明：用FPGA实现sos摩尔密码，即输出电平信号短长短。就是有次序的控制输出莫斯密码的“点”，“画”和“间隔”。而 control_module.v 是一个简单的定时触发器，每一段时间都会使能sos_module.v。-Realized by FPGA sos mole password, the output signal level of short duration. There is a sequence of output con
<洪伟达> 在 2025-04-30 上传 | 大小：7.97mb | 下载：0

[VHDL编程] TECOM

说明：fpga永磁同步电机转矩的控制算法，很实用-fpga pmsm te
<申彦磊> 在 2025-04-30 上传 | 大小：28kb | 下载：0

[VHDL编程] 7-segment-counter

说明：7 segment counter in VHdl-7 segment counter in VHdl
<yassine> 在 2025-04-30 上传 | 大小：2.22mb | 下载：0