[VHDL编程] DDS

说明：DDS信号源实例，采用Quartus II开发环境-DDS signal source instance using Quartus II development environment
<杰> 在 2024-10-11 上传 | 大小：995328 | 下载：0

[VHDL编程] SensorTemperatura

说明：Temperature sensor of a FPGA nexys 4 on verilog languaje
<Andruans> 在 2024-10-11 上传 | 大小：342016 | 下载：0

[VHDL编程] src

说明：基于VHDL的4*4矩阵按键识别，按键与LED相对应，每按一个按键，对应LED亮一次。-Corresponding VHDL-based 4* 4 matrix identification keys, buttons and LED, each press of a button, the corresponding LED lights up again.
<黄星> 在 2024-10-11 上传 | 大小：5120 | 下载：0

[VHDL编程] dds_generater

说明：波形发生器，可以生成正弦波、三角波、方波、锯齿波；可以选择输出频率和幅度，基于DDS设计，verilog和QuartusII开发-Waveform generator can generate sine, triangle, square wave, sawtooth wave you can the output frequency and amplitude, DDS-based design, verilog and deve
<zhang> 在 2024-10-11 上传 | 大小：5153792 | 下载：0

[VHDL编程] project-main-doc

说明：The name of the project is “RUN LENGTH ENCOADING”. In this project transmit the data use different compression Techniques. In these Techniques input date is to be encoded. By use the techniques the input data is to be co
<gowtham> 在 2024-10-11 上传 | 大小：207872 | 下载：0

[VHDL编程] Runlength-Data-Compression

说明：The name of the project is “RUN LENGTH ENCOADING”. In this project transmit the data use different compression Techniques. In these Techniques input date is to be encoded. By use the techniques the input data is to be co
<gowtham> 在 2024-10-11 上传 | 大小：207872 | 下载：0

[VHDL编程] code

说明：实现了智能小车的行走功能，能够行走一个正方形后停止-Realized the smart car is the walking function, able to walk a square stop
<周伟明> 在 2024-10-11 上传 | 大小：6266880 | 下载：0

[VHDL编程] Gameone

说明：此秒表有两个按键（reset， start）按下reset键后，秒表清零，按下start键后，开始计时， 再次按下start键后， 停止计时， 用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0 到 59 循环。 高级要求（可选）：实现基本要求的前提下，增加一个按键（select），用于轮流切换两个七段数码管分别显示百分之一秒，秒，分钟。 规格说明： 1.通过按下reset键（异步复位），将秒表清零，准备计时
<XiaoLiuMang> 在 2024-10-11 上传 | 大小：2789376 | 下载：0

[VHDL编程] Multiplier

说明：this a 8-bit Multiplier using 3 stages. after reset the 8 bit operands are loaded and the serial-parallel multiplication takes place.-this is a 8-bit Multiplier using 3 stages. after reset the 8 bit operands are loaded a
<hooman hematkhah> 在 2024-10-11 上传 | 大小：193536 | 下载：0

[VHDL编程] IDCT

说明：HEVC是正在研发的新一代视频编码标准。 本文面向HDTV应用，设计兼容HEVC标准的两位整数IDCT电路， 通过对IDCT的特点进行分析，完成了电路的架构设计, 采用较为节省面积的做法和流水线结构，并进行VerilogHDL代码设计-High Efficiency Video Coding(HEVC) is the currently developing video standard. In this article, a nove
<毕翔宇> 在 2024-10-11 上传 | 大小：5120 | 下载：0

[VHDL编程] my_counter

说明：this files are vhdl code
<nasser> 在 2024-10-11 上传 | 大小：2048 | 下载：0

[VHDL编程] mips

说明：基于mips架构的五级流水线硬件实现。使用verilog-Based on the five-stage pipeline hardware architecture mips
<毕翔宇> 在 2024-10-11 上传 | 大小：4096 | 下载：0