[VHDL编程] UVM_learning

说明：UVM使用指南和代码分析，有PDF学习指南文档，还有hello入门级代码供参考-UVM guides and code analysis, study guide in PDF documents, as well as entry-level code for reference hello
<刘建> 在 2024-10-11 上传 | 大小：3038208 | 下载：0

[VHDL编程] plano

说明：电子琴，手动弹奏模块，可发低八度，中八度，和高八度-Flower, hand playing modules can be made low octave, the octave and octave
<刘小辉> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] CCD_frequency_generator

说明：CCD工业相机六路频率发生器，VHDL语言实现，非Verilog HDL-CCD industrial camera image capture six-way frequency generator, VHDL language, non Verilog HDL.
<Alan> 在 2024-10-11 上传 | 大小：374784 | 下载：0

[VHDL编程] Frequency_Check

说明：频率计 用于频率的测量 包括三个模块-Frequency check ,it is used to ferquency checking, and it contained three parts.
<陈浩> 在 2024-10-11 上传 | 大小：572416 | 下载：0

[VHDL编程] vcoPanalog_filter

说明：a verilog-ams code for a vco and an analog filter
<oussama> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] test_verilog---Copie

说明：a verilog-ams code for a p-a verilog-ams code for a pll
<oussama> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] d2a_a2d

说明：a verilog-ams code for an ADC and DAC
<oussama> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] ReadFifo

说明：QuartusII 15.0版本中，在Qsys中建立的自己定制的符合Avalon总线协议的IP核，实现功能将输入的TS流识别并存储到FIFO中，Nios核再通过总线对数据进行读取-QuartusII 15 version of the Qsys in to establish their own custom Avalon bus protocol in line with the IP core, the realization of
<艾馨> 在 2024-10-11 上传 | 大小：73728 | 下载：0

[VHDL编程] crc16_demo_20160425_512Byte

说明：并行输入任意字节，两种国际标准的CRC16，循环冗余校验，生成多项式为8005或者1202两种国标，生成并行16为校验码，准确适用，亲测工程应用-Enter any byte parallel two international standard CRC16, cyclic redundancy check generator polynomial for the 8005 or 1202 two kinds GB, 16 genera
<贾俊超> 在 2024-10-11 上传 | 大小：193536 | 下载：0

[VHDL编程] Privite_rom_32_20160519

说明：xilinxＦＰＧＡROM32*1原语的使用，vivado工程，含有仿真测试文件Testbench,添加地址寄存器，能够按址寻找你所存储的数据，仿真一目了然，对初学者甚好,verilog语言实现该功能。-xilinxFPGAROM32* 1 primitive use, vivado engineering, simulation test file containing Testbench, add an address regist
<贾俊超> 在 2024-10-11 上传 | 大小：69632 | 下载：0

[VHDL编程] sequence_detector

说明：verilog之序列检测，vivado工程，使用状态机的方式检测任意长度的数据顺序，提供四个检测工程，并全部带有Testbench,保证你能方便的学会序列检测这个知识点。-Data in a sequential manner to detect any length of sequence detection verilog, vivado engineering, using a state machine provides fou
<贾俊超> 在 2024-10-11 上传 | 大小：245760 | 下载：0

[VHDL编程] VGA_caidai_zifu_juxing

说明：verilog实现VGA显示的代码，包括驱动，时钟管理，显示的全部，代码中包括三个实例，一个最常见的八个彩带型，一个矩形框，一个魔幻彩带显示实现，全部代码实现。-verilog implementation code VGA display, including the driver, clock management, all of the code displayed include three instances, one of
<贾俊超> 在 2024-10-11 上传 | 大小：1147904 | 下载：0