[VHDL编程] async_to_sync_reset

说明：async reset to sync reset
<ben2681990> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] PL_MPSK

说明：基于FPGA的QPSK调制解调电路设计与实现-QPSK modulation and demodulation circuit of FPGA Design and Implementation
<王楚童> 在 2024-11-15 上传 | 大小：229kb | 下载：0

[VHDL编程] m0_array_Serial_to_parallel

说明：采用m序列产生随机序列，然后通过对其进行串转并的转换输出8位，连接AD0832可以观察到噪声。-The m sequence is used to generate random sequence, and then through the serial to turn and the output of 8 bits, the connection of ad0832 can be observed in noise.
<张琼> 在 2024-11-15 上传 | 大小：261kb | 下载：0

[VHDL编程] example3_counter_add_up

说明：vhdl语言实现对数码管的显示和对按键的控制，在对按键进行控制时可以实现连加、连减的功能显示。-VHDL language implementation of the digital display and control of the button, in the control of the button can be achieved even add, even the function of the display.
<张琼> 在 2024-11-15 上传 | 大小：35kb | 下载：0

[VHDL编程] example7_jtd

说明：VHDL实现交通灯，通过分频操作实现对灯的控制和延时，运用的多种分频时钟来控制进程。-VHDL to achieve traffic lights, through the frequency control and the frequency of the lamp control and delay, the use of a variety of frequency control clock to control the pro
<张琼> 在 2024-11-15 上传 | 大小：27kb | 下载：0

[VHDL编程] example8_dianzhen

说明：VHDL实现点阵的操作，通过利用字模软件来得到汉字的二进制码后放到程序当中，在显示的同时数码管会相应的显示汉字所对应的字符。-VHDL implementation of the lattice operations, through the use of matrix software comes to the character of the binary code into the program in display also
<张琼> 在 2024-11-15 上传 | 大小：27kb | 下载：0

[VHDL编程] P137_4_12_odd_even

说明：vhdl实现奇数和偶数的分频，因偶数的分频有很多历程，但奇数的分析较为繁琐，故将此结合到一起便于分析操作和分析。-VHDL to achieve the odd and even frequency, the frequency of the Division has a lot of history, but the odd number of analysis is more cumbersome, it will be combi
<张琼> 在 2024-11-15 上传 | 大小：304kb | 下载：0

[VHDL编程] mcu51

说明：基于IP核的51mcuFPGA程序，有顶层文件图，可以直接运行，有助于对mcu的工作原理和FPGA的理解-IP core based on the 51mcuFPGA program, there are top-level file map, can be directly run, contribute to the working principle of the MCU and FPGA understanding
<兰定超> 在 2024-11-15 上传 | 大小：15mb | 下载：0

[VHDL编程] ad_spi

说明：AD2548 SPI读写时序 VHDL-AD2548 SPI
<wei> 在 2024-11-15 上传 | 大小：2kb | 下载：0

[VHDL编程] shizhong

说明：这是用VHDL编写的数字逻辑时钟电路，实现计时和由23:59到00:00转换的功能，已经在FPGA中测试通过！-This is written in VHDL digital logic circuit。It can realize the function of timing and by 23:59 to 00:00 conversion, has been in the FPGA test through!
<李佳倩> 在 2024-11-15 上传 | 大小：362kb | 下载：0

[VHDL编程] fir_filter

说明：基于d builder的fir滤波器的设计；fpga高级编程-Based dspbuilder of fir filter design fpga Advanced Programming
<程序猿> 在 2024-11-15 上传 | 大小：11.56mb | 下载：0

[VHDL编程] music_player

说明：基于d builder的音乐播放器的设计；FPGA与matlab联合编程；-Dsp builder based music player design FPGA and matlab joint programming
<程序猿> 在 2024-11-15 上传 | 大小：2.03mb | 下载：0