[VHDL编程] Component_instanlations

说明：This an example for component_instanlations in VHDL languege-This is an example for component_instanlations in VHDL languege
<Hung> 在 2025-04-18 上传 | 大小：78kb | 下载：0

[VHDL编程] Multiplexer

说明：This a example for Multiplexer. It is wrote in ISE xillin -This is a example for Multiplexer. It is wrote in ISE xillin
<Hung> 在 2025-04-18 上传 | 大小：169kb | 下载：0

[VHDL编程] BCDTo7SEG

说明：This is a example for BCD to 7SEG. This code is wrote in VHDL
<Hung> 在 2025-04-18 上传 | 大小：264kb | 下载：0

[VHDL编程] Bell2

说明：This an example for control a Bell in VHDL languge-This is an example for control a Bell in VHDL languge
<Hung> 在 2025-04-18 上传 | 大小：137kb | 下载：0

[VHDL编程] AD7612V3

说明：Verilog Code of AD7612
<Jeswanth Kumar> 在 2025-04-18 上传 | 大小：1kb | 下载：0

[VHDL编程] N_CSMA

说明：一种CSMA原理的描述性仿真编程，实现了站点间的类CSMA通信-One kind of CSMA descr iption of the principle of simulation programming class that implements the CSMA communication between stations
<刘正纲> 在 2025-04-18 上传 | 大小：7.04mb | 下载：0

[VHDL编程] 64Bit-Look-Ahead-Adder-Verilog-Code-with-Testbenc

说明：64Bit Look Ahead Adder Verilog Code with Testbench
<Anand> 在 2025-04-18 上传 | 大小：2kb | 下载：0

[VHDL编程] aes3_rev1.0

说明：AES3在altera FPGA上开发的参考案例-AES3 Reference Design v1.0 The AES3/EBU reference design provides both a transmitter and a receiver. The receiver extracts the data and the clock an incoming AES3/EBU stream and stores t
<刘星> 在 2025-04-18 上传 | 大小：4.45mb | 下载：0

[VHDL编程] EDA-digital-clock

说明：显示时、分、秒，有手动校时功能，计时过程具有报时功能-Display hours, minutes, seconds, manual timing function, timing processes with chime
<贾宏吉> 在 2025-04-18 上传 | 大小：13kb | 下载：0

[VHDL编程] FP_ADDER

说明：This a project of FP_ADDER.-This is a project of FP_ADDER.
<behnam> 在 2025-04-18 上传 | 大小：7kb | 下载：0

[VHDL编程] FP_ADDER_SUBTRACTOR

说明：This is FP_ADDER_SUBTRACTOR.
<behnam> 在 2025-04-18 上传 | 大小：2kb | 下载：0

[VHDL编程] fh2

说明：窄脉冲状态同步机，输入信号通过三个D触发器到达输出端口。-Syhchronizer to deal with narrow pulse signal.
<lwx> 在 2025-04-18 上传 | 大小：79kb | 下载：0