[VHDL编程] TX_RX

说明：FPGA用verilog实现串口和电脑的字符串以及单字符精准无误通信，即通过电脑向FPGA发送任一长度数据，FPGA返回PC相同的数据。波特率为9600，本例程为了得到精准的波特率使用了50M时钟的3倍频，测试可用，如有不明的地方，可以给我留言-FPGA implementation using verilog string and the computer serial port and single-character accura
<冷酷豪迈> 在 2024-11-16 上传 | 大小：3.31mb | 下载：0

[VHDL编程] veriloghdl-Prog-of-IR

说明：采用verilogHDL语言编程，对4x4键盘进行编码并且调制成红外遥控信号，适用于可编程逻辑器件的红外遥控解码逻辑设计。-Use verilogHDL language programming, to 4 x4 keyboard encode and made the infrared remote control signal, is suitable for programmable logic devices of infrar
<houjihong> 在 2024-11-16 上传 | 大小：127kb | 下载：0

[VHDL编程] wallace14

说明：this is wallace multiplier 14 bit in vhdl code
<mortadha> 在 2024-11-16 上传 | 大小：4kb | 下载：0

[VHDL编程] vivado_2014-4_2015-2_64bit

说明：vivado 2014.4-2015.2 64bit的全部license-vivado 2014.4-2015.2 64bit license
<wangbo> 在 2024-11-16 上传 | 大小：11.83mb | 下载：0

[VHDL编程] timer

说明：数字秒表，按键+数码管 上电后数码管开始计时，精度1/10秒： 按 SW2 ：复位（清零后重新计数） 按 SW3 ：暂停 按 SW4 ：继续计数-Digital stopwatch, key+ digital tube after power digital control start timing, precision 1/10 sec: Press SW2: Reset (after a re-count is cl
<吴状态> 在 2024-11-16 上传 | 大小：901kb | 下载：0

[VHDL编程] LCD1602

说明：由于 1602 是慢速设备，根据我们显示网址 32 个字符的架构，我们在顶层设计了一个FIFO, 在开始工作的时候一次性把要显示的字符传到在LCD1602上显示RedCore网址 FIFO中，在1602控制层代码中再从FIFO读出送 去显示，加FIFO的好处是，高速的TOP层可以不用去等待慢速的1602写时序，把两个层次的模块 独立开来。-Since 1602 is a slow device, according t
<吴状态> 在 2024-11-16 上传 | 大小：869kb | 下载：0

[VHDL编程] ALU

说明：This code contains three architech for only entity
<Hung> 在 2024-11-16 上传 | 大小：346kb | 下载：0

[VHDL编程] Component_instanlations

说明：This an example for component_instanlations in VHDL languege-This is an example for component_instanlations in VHDL languege
<Hung> 在 2024-11-16 上传 | 大小：78kb | 下载：0

[VHDL编程] Multiplexer

说明：This a example for Multiplexer. It is wrote in ISE xillin -This is a example for Multiplexer. It is wrote in ISE xillin
<Hung> 在 2024-11-16 上传 | 大小：169kb | 下载：0

[VHDL编程] BCDTo7SEG

说明：This is a example for BCD to 7SEG. This code is wrote in VHDL
<Hung> 在 2024-11-16 上传 | 大小：264kb | 下载：0

[VHDL编程] Bell2

说明：This an example for control a Bell in VHDL languge-This is an example for control a Bell in VHDL languge
<Hung> 在 2024-11-16 上传 | 大小：137kb | 下载：0

[VHDL编程] AD7612V3

说明：Verilog Code of AD7612
<Jeswanth Kumar> 在 2024-11-16 上传 | 大小：1kb | 下载：0