[VHDL编程] char_7seg

说明：七段数码管显示 显示简单字符 显示0～9数字 循环显示4个字符 -Seven-segment LED display simple characters, 0-9 digital loop display four characters
<maomaoyu> 在 2024-11-15 上传 | 大小：256kb | 下载：0

[VHDL编程] bcd_add_1bit

说明：二进制码到BCD码的转换 1位BCD加法器 2位BCD加法器-BCD code to binary code conversion of a BCD adder two BCD adder
<maomaoyu> 在 2024-11-15 上传 | 大小：223kb | 下载：0

[VHDL编程] baseonFPGAclock

说明：用verilogHDL语言写的基于FPGA的电子钟。里面包含闹钟、秒表、日历、时间设置等功能，可用LCD显示-verilog language, implemented on the FPGA alarm clock, calendar, time display, stopwatch in one of the electronic clock and calendar. Can be displayed on LCD
<fmxonfei> 在 2024-11-15 上传 | 大小：153kb | 下载：0

[VHDL编程] AD9826-verilog

说明：使用Verilog编写的ad9826的控制模块-the module of ad9826 with verilog
<zengshaoqing> 在 2024-11-15 上传 | 大小：5kb | 下载：1

[VHDL编程] ADP5052.PDF

说明：多路稳压输出，可配置个电压，非常适合用于fpga电源-Multiple regulated output voltage can be configured very suitable for fpga power
<王子文> 在 2024-11-15 上传 | 大小：1018kb | 下载：0

[VHDL编程] mux_16bit_sign

说明：16位有符号和无符号乘法器FPGA源代码-16-bit signed and unsigned multiplier FPGA source code
<john> 在 2024-11-15 上传 | 大小：5kb | 下载：0

[VHDL编程] project_wave

说明：波形发生器，生成三角波和正弦波,功能较为简单，可以通过改变频率控制字来改变输出波形状态-Waveform generator to generate triangular wave and sine wave
<吴明华> 在 2024-11-15 上传 | 大小：9.42mb | 下载：0

[VHDL编程] 2016sell

说明：此售货机模块包括：投币处理模块，商品选择模块，投币模块，分频模块，控制器模块，计时模块，LED灯显示模块，找零模块，出货模块，-The vending desktop module includes: coin processing module, product selection module, coin module, frequency division module, controller module, timing mod
<张任> 在 2024-11-15 上传 | 大小：2.15mb | 下载：0

[VHDL编程] CRC

说明：在数据通信过程中，数据校验是必不可少的部分，CRC校验是一种高效的检验方式。-In the process of data communication,data verification is an indispensable part, CRC verification is an efficient way to test.
<文化> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] LBG64_double_CLK

说明：数据压缩算法的硬件实现ASIC&FPGA（矢量量化算法）-Data compression algorithm implemented in hardware ASIC & FPGA (vector quantization algorithm)
<崔琦> 在 2024-11-15 上传 | 大小：578kb | 下载：0

[VHDL编程] wireless_FPGAcode

说明：无线通信模块设计FPGA代码 包括matlab模型文件及verilog源代码-The wireless communication module design including FPGA code matlab verilog model file and source code
<崔琦> 在 2024-11-15 上传 | 大小：214kb | 下载：0

[VHDL编程] FPGA_JOW

说明：本设计为学校打铃管理系统，使用VHDL设计，根据打铃功能不同输出不同的音乐,工作模式包括正常上课模式、考试模式、放假模式-The design management system for the school bell, the use of VHDL to design, according to different output different music in Bell functions, working modes inc
<li> 在 2024-11-15 上传 | 大小：2.33mb | 下载：0