[VHDL编程] cnt

说明：在ise开发环境下，建立顶层模块和子模块的层次结构，其实现的功能是一个可复位课暂停开始继续的建议秒表-In ise development environment, establish a hierarchy of top-level modules and sub-modules, and its function is to achieve a resettable class resumes proposal to suspend
<喻国芳> 在 2024-11-20 上传 | 大小：2.95mb | 下载：0

[VHDL编程] johnson

说明：此代码实现约翰逊计数器，内容不多，注释详尽，供初学者使用。-Johnson counts
<柳攸> 在 2024-11-20 上传 | 大小：228kb | 下载：0

[VHDL编程] UART_Verilog

说明：uart接收模块，Vrilog编写，实现与PC机的同信-UART Receiver module
<tyb0220> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] FPGA_emif

说明：接口模块，通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块，每个功能模块具有一个带FIFO的输出口和13个独立的可由DSP读写的寄存器，寄存器功能可自定义。模块还包含两个全局寄存器，可实现全局复位，中断等功能。该模块以应用于实际的项目中，目前运行良好-FPGA to emif
<tyb0220> 在 2024-11-20 上传 | 大小：5kb | 下载：0

[VHDL编程] proj-ASC

说明：simple microprocessor that gives the greatest common divisor of 2 (4bit) numbers
<octo> 在 2024-11-20 上传 | 大小：5.31mb | 下载：0

[VHDL编程] traffic_light_3_09

说明：数码管驱动、HC595驱动、VHDL、分频器-Digital tube drive, HC595 drive, VHDL, divider
<曾经> 在 2024-11-20 上传 | 大小：1.43mb | 下载：0

[VHDL编程] I2C_Single_Master

说明：I2C Single master written in Verilog Libero Designer core generator.-I2C Single master written in Verilog Libero Designer core generator.
<roob> 在 2024-11-20 上传 | 大小：10kb | 下载：0

[VHDL编程] reed_solomon_decoder

说明：Reed Solomon Decoder written in Verilog Libero core generator.-Reed Solomon Decoder written in Verilog Libero core generator.
<roob> 在 2024-11-20 上传 | 大小：8kb | 下载：0

[VHDL编程] UART

说明：General purpose UART written in Verilog Libero core generator.-General purpose UART written in Verilog Libero core generator.
<roob> 在 2024-11-20 上传 | 大小：3kb | 下载：0

[VHDL编程] RX_ASYNC_for_module_UART

说明：Rx Async for module UART written in Verilog Libero Designer core generator.-Rx Async for module UART written in Verilog Libero Designer core generator.
<roob> 在 2024-11-20 上传 | 大小：3kb | 下载：0

[VHDL编程] TX_ASYNC_for_module_UART

说明：Tx Async fpr module UART written in Verilog Libero core generator.-Tx Async fpr module UART written in Verilog Libero core generator.
<roob> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] myfpga

说明：详细描述设计过程 ① 指令格式设计 ② 微操作的定义 ③ 节拍的划分 ④ 处理器详细结构设计框图及功能描述(评分重点) a. 模块之间的连线单线用细线，2根及以上用粗线并标出根数及. b. 用箭头标明数据流向,例化时用到的信号名称应标在连线上 ⑤ 各功能模块结构设计框图及功能描述（评分重点） ⑥ VHDL代码、UCF文件、测试指令序列（每条指令的含义） ⑦ 实验
<王思雨> 在 2024-11-20 上传 | 大小：5.97mb | 下载：0