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[VHDL编程complexMul

说明:复数乘法器,利用ISE里的float IP核,实现了32位复数的乘法-Complex multiplier, using the ISE in the float IP core to achieve the 32 complex multiplications
<徐天伟> 在 2025-05-01 上传 | 大小:1kb | 下载:0

[VHDL编程complexadder

说明:32位复数加法器,利用ISE里的float IP核-32 complex adder, using the ISE in the float IP core
<徐天伟> 在 2025-05-01 上传 | 大小:1kb | 下载:0

[VHDL编程acc

说明:This code has function to accumulate
<Thinh> 在 2025-05-01 上传 | 大小:1kb | 下载:0

[VHDL编程rrc

说明:This code implement rrc filter
<Thinh> 在 2025-05-01 上传 | 大小:1kb | 下载:0

[VHDL编程addsub

说明:This code implement add or sub between 2 number
<Thinh> 在 2025-05-01 上传 | 大小:1kb | 下载:0

[VHDL编程adder

说明:This code implement add between 2 number
<Thinh> 在 2025-05-01 上传 | 大小:1kb | 下载:0

[VHDL编程cordic_base_j

说明:This code implement a interation in cordic pipelline
<Thinh> 在 2025-05-01 上传 | 大小:1kb | 下载:0

[VHDL编程grantyz

说明:4倍频鉴相功能模块,利用Verilog hdl语言编写的-4x phase function module using Verilog hdl language
<王驰远> 在 2025-05-01 上传 | 大小:1kb | 下载:0

[VHDL编程divider

说明:使用模为2N+1的计数器,让输出时钟在X-1(X在0到2N-1之间)和2N时各翻转一次,则可得到奇数分频器,但是占空比并不是50 -The use of modulo 2N+1 counter, let the output clock in the X-1 (X between 0 and 2N-1) and 2N of the turning once, then can get the odd divider, but the d
<houxili> 在 2025-05-01 上传 | 大小:1kb | 下载:0

[VHDL编程shiyan

说明:使用FPGA设计的一种跑表,但只是用来实验上的仿真-FPGA design using a stopwatch, but only for simulation on
<郑龙大> 在 2025-05-01 上传 | 大小:457kb | 下载:0

[VHDL编程DDS-MY-WORK-1

说明:FPGA模拟数字信号发生器DDS verilog-FPGA analog and digital signal generator DDS verilog
<luowang> 在 2025-05-01 上传 | 大小:10.19mb | 下载:0

[VHDL编程music.tar

说明:Verilog example of a program that plays some tones when connected to a speaker. Implemmented in FPGA Nexys3
<yunacu> 在 2025-05-01 上传 | 大小:208kb | 下载:0
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