资源列表
[VHDL编程] DSP-with-FPGA(3rd)
说明：国外权威著作-数字信号处理的FPGA实现（第三版）的源代码，包括VHDL和verilog两种格式。-Foreign authoritative writings- digital signal processing on FPGA (third edition) of the source code, including VHDL and verilog formats.<刘飞> 在 2025-02-01 上传 | 大小：796kb | 下载：0
[VHDL编程] 14.Anvyl_PmodDA2_Demo
说明：用VHDL写的da程序，使用与xilinx开发板。-Da program written using VHDL, use and xilinx development board.<li> 在 2025-02-01 上传 | 大小：808kb | 下载：0
[VHDL编程] 06.Anvyl_vga_Demo
说明：用VHDL写的VGA程序，使用与xilinx开发板。-Written using VHDL VGA procedures, using xilinx development board.<li> 在 2025-02-01 上传 | 大小：3.5mb | 下载：0
[VHDL编程] 03.Anvyl_KYPD_SEG_Demo
说明：用VHDL写的KEY程序，使用与xilinx开发板。-KEY program written using VHDL, use and xilinx development board.<li> 在 2025-02-01 上传 | 大小：619kb | 下载：0
[VHDL编程] frequence1
说明：基于FPGA的等精度数字频率计，包含FPGA和单片机通信程序，解释非常详细。经过调试成功。-FPGA-based Precision Digital frequency meter, including FPGA and MCU communication program, explained in great detail. After successful commissioning.<李康> 在 2025-02-01 上传 | 大小：1.27mb | 下载：0
[VHDL编程] seven_persons
说明：自己写的7人表决器的verilog程序，实现4人以上通过则通过的功能。-Seven people to write their own voting machine verilog program to achieve four or more people pass through function.<li> 在 2025-02-01 上传 | 大小：288kb | 下载：0
[VHDL编程] barrel_shifter
说明：自己写的环形移位寄存器的verilog程序，功能是由输入控制左移的位数，实现循环左移。-Write your own ring shift register verilog procedures, functions are controlled by the input number of digits left to achieve the left circle.<li> 在 2025-02-01 上传 | 大小：497kb | 下载：0
[VHDL编程] encoder104
说明：独热码到二进制代码的转换即10输入4输出的二进制编码器的verilog程序。-One-hot code to binary code conversion, or 10 inputs 4 outputs the binary encoder verilog program.<li> 在 2025-02-01 上传 | 大小：341kb | 下载：0
[VHDL编程] enhanced_seven_seg
说明：具有使能端的7段译码器，低电平有效，使能为高时有效，实现二进制代码到7段译码器的编码，使能为低时输出全部为1.-Enable end with 7-segment decoder, active low, Enable is active high and achieve binary code to seven segment decoder encoding output enable is low as a whole.<li> 在 2025-02-01 上传 | 大小：399kb | 下载：0
[VHDL编程] mux4_with_en
说明：带有使能端的4输入数据选择器，S0, S1, S2, C0, C1为输入，C1，C2为使能输入，P, Q, R, T为输出，c1c2=00时输出全为0，c1c2=01时输出全为1，c1c2=10时数据选择，c1c2=11时输出是c1c2=10时的反。-4 with Enable input data selector, S0, S1, S2, C0, C1 as input, C1, C2 an enable input, P, Q,<li> 在 2025-02-01 上传 | 大小：375kb | 下载：0
[VHDL编程] VHDL-description-
说明：2选1多路选择器的VHDL描述四种方法.txt 对于实现同一功能的电路，有不同的描述方法；另一方面，对于既定的电路功能，对应的电路结构不是唯一的，可以对应不同的电路结构，取决于综合器的基本元件库的来源、优化方向和约束的选择。- 2choose 1 multichannel selector VHDL descr iption of four kinds of methods. TXT To realize the same f<happy> 在 2025-02-01 上传 | 大小：1kb | 下载：0