[VHDL编程] MIPS-CPU

说明：全指令集MIPS-CPU工程，包含各分模块工程、测试程序和详细设计文档，QuartusII7.2测试通过。-MIPS-CPU works full instruction set, contains the sub-module engineering, testing procedures and detailed design documents, QuartusII7.2, the test passes.
<styx> 在 2025-02-06 上传 | 大小：10.25mb | 下载：0

[VHDL编程] clock

说明：可以當電子時鐘，有計時、調時還可以設鬧鐘，並且有鬧鈴-When the electronic clock timing, tune while you set the alarm clock and alarm
<台大隔壁> 在 2025-02-06 上传 | 大小：911kb | 下载：0

[VHDL编程] simple_spi

说明：广泛使用的spi总线描述，里面详细的列出了其协议，以及相应的verilog代码实现-Spi bus descr iption widely used, which is a detailed list of their agreement, and the corresponding verilog code implementation
<xjsfuture> 在 2025-02-06 上传 | 大小：605kb | 下载：0

[VHDL编程] 6counter

说明：六进制计数器，输入必需是二进制数.用555定时器来产生1HZ的信号脉冲，作为CP的输入信号-Hex counter, enter the required binary number. 1HZ signal pulse 555 timer to generate the input signal as the CP
<黄玲> 在 2025-02-06 上传 | 大小：38kb | 下载：0

[VHDL编程] decoding-circuit-of-the-digital-keys

说明：数字按键译码电路VHDL语言描述，按下第一个键表示输入0，按下第二个键表示输入1，以此类推-VHDL language descr iption of the decoding circuit of the digital keys, press the first key input 0, press the second key input 1, and so on
<黄玲> 在 2025-02-06 上传 | 大小：4kb | 下载：0

[VHDL编程] Verilog_divid

说明：vhdl语言描述传统除法器，传统乘法器的改进，从原理到实现的传统除法器-vhdl language to describe the traditional divider, the improvement of traditional multiplier principle to achieve the traditional divider
<黄玲> 在 2025-02-06 上传 | 大小：1.05mb | 下载：0

[VHDL编程] division-by-convergence

说明：a code for goldschmidt divider-a code for goldschmidt divider....
<kavi> 在 2025-02-06 上传 | 大小：1kb | 下载：0

[VHDL编程] test_goldschmidt.vhd

说明：code to test a goldschmidt divider-code to test a goldschmidt divider
<kavi> 在 2025-02-06 上传 | 大小：1kb | 下载：0

[VHDL编程] simple-divider

说明：simple divider vhdl code
<kavi> 在 2025-02-06 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL-divider-design

说明：VHDL分频器设计，本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设计，包括偶数分频、非50 占空比和50 占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。-VHDL divider design, this article describes use cases, including even divide, non-50 duty cycle and 50 duty cycle odd
<黄玲> 在 2025-02-06 上传 | 大小：313kb | 下载：0

[VHDL编程] Digital-stopwatch

说明：数字秒表，用VHDL语言描述，用层次设计概念，将设计任务分成七个子模块，规定每一模块的功能和各模块之间的接口，然后再将各模块合起来形成顶层文件联试。-Digital stopwatch, using VHDL descr iption, level design concept, the design task is divided into seven sub-module to provide the interface betwe
<黄玲> 在 2025-02-06 上传 | 大小：196kb | 下载：0

[VHDL编程] clock3

说明：VHDL语言编写的带整点报时的8段数码管数字时钟-Digital clock VHDL language with hourly chime
<lijiaxi> 在 2025-02-06 上传 | 大小：2kb | 下载：0