[VHDL编程] clock

说明：vhdl语言实现的时钟功能的quartus工程。在FPGA上运行可以得到时钟效果，并有调节功能。-vhdl language to achieve clock quartus project. Can get the clock running on the FPGA results, and regulatory function.
<maidi> 在 2025-02-22 上传 | 大小：1.17mb | 下载：0

[VHDL编程] verilog-code

说明：都是verilog代码：多路选择器代码，储存器代码，时钟分频器代码，串并转换电路代码，香农扩展运算代码，ram代码。-MUX code and REGISTER code clock divider code string conversion circuit code, Shannon extended op code, the ram code.
<ponyma> 在 2025-02-22 上传 | 大小：2.33mb | 下载：0

[VHDL编程] vg

说明：通过vhdl编程实现利用vga显示横向、纵向的彩条码。和棋盘形码-By vhdl programming the vga display horizontal and vertical color bar code. And board barcode
<sun> 在 2025-02-22 上传 | 大小：1kb | 下载：0

[VHDL编程] traffic

说明：DE2_traffic_light(in verilog source code)
<Ercan Kerim> 在 2025-02-22 上传 | 大小：1kb | 下载：0

[VHDL编程] Matching

说明：在FPGA的平面规划中实现pin与buffer之间的最优化匹配,实现所有的路径最短。-In FPGA design, realize the matching between pins and buffers by finding the shortest path for all the pins.
<angela> 在 2025-02-22 上传 | 大小：233kb | 下载：0

[VHDL编程] eda

说明：基于EDA开发设计的VHDL语言描述的音乐发声器-EDA development and design of the VHDL language descr iption of the music sound
<李勋> 在 2025-02-22 上传 | 大小：718kb | 下载：0

[VHDL编程] Frequency-tester

说明：数字频率计，能自动测试输入方波脉冲的频率，通过LCD1602显示，是用Verilog HDL写的-Digital frequency measurement，Can automatic testing input square wave pulse frequency, through the LCD1602 shows, it is to use Verilog HDL write
<豪哥> 在 2025-02-22 上传 | 大小：8kb | 下载：0

[VHDL编程] watch

说明：基于DE-2的数字跑表设计，并带两种显示功能-DE-2-based digital stopwatch design, with two display
<chenzhiwei> 在 2025-02-22 上传 | 大小：3kb | 下载：0

[VHDL编程] AM_restored

说明：DDS正弦信号生成，可以用于生成正弦信号，实现调制。-DDS sine signal generator can be used to generate sine signal modulation.
<刘文> 在 2025-02-22 上传 | 大小：637kb | 下载：0

[VHDL编程] time-of-clock

说明：单片机中实现一个时钟的代码可以设置定时时间，-dan pian ji zhong shi xian yige shi zhong de daim a
<xiaoqiang> 在 2025-02-22 上传 | 大小：39kb | 下载：0

[VHDL编程] verilog(pdf)

说明：北京大学微电子系的verilog课程讲义，pdf格式，非常经典。-the course outline of verilog course in Peking University.
<ice> 在 2025-02-22 上传 | 大小：1.42mb | 下载：0

[VHDL编程] System_Verilog_for_Verification

说明：System Verilog for Verification
<Forest> 在 2025-02-22 上传 | 大小：1.91mb | 下载：0