资源列表
[VHDL编程] lect-2a[3]
说明：slides of vhdl chap no 2 -slides of vhdl chap no 2 ...<fahad> 在 2025-03-06 上传 | 大小：1.93mb | 下载：0
[VHDL编程] EDA-fenpinqi
说明：EDA多级分频器图形设计，频器输入频率为10 MHz,输出频率为1 Hz。分频器顶层图形文件设计、例化模块图形文件设计。 -Multi-level divider graphic design, frequency input frequency of 10 MHz, the output frequency of 1 Hz. Divider top-level design of graphics files, for examp<范骏> 在 2025-03-06 上传 | 大小：33kb | 下载：0
[VHDL编程] Asynchronous-FIFO-Design
说明：异步FIFO设计，一共包含6个模块，使用的硬件描述语言verilog。-Asynchronous FIFO design,including six modules.HDL language is verilog.<林峰> 在 2025-03-06 上传 | 大小：3kb | 下载：0
[VHDL编程] e_pro_restored
说明：2011年电子设计大赛e题《简易数字信号传输分析仪》verilog源代码，分信号源和分析仪两部分-2011 electronic design competition e question the simple digital signal transfers analyzer "verilog the source code, and the points the signal source and the two parts ana<郭冰冰> 在 2025-03-06 上传 | 大小：4.05mb | 下载：0
[VHDL编程] b_pro3_restored
说明：2011年电子设计大赛e题《简易数字信号传输分析仪》verilog源代码，分信号源和分析仪两部分-2011 electronic design competition e question the simple digital signal transfers analyzer "verilog the source code, and the points the signal source and the two parts ana<郭冰冰> 在 2025-03-06 上传 | 大小：7.33mb | 下载：0
[VHDL编程] interpolation-filer-rtl
说明：synthesizable verilog rtl implemetation of interpolation filter, for both asic and fpga. 64x interpolation. interp_filter.v interp_first.v interp_second.v interp_third.v upsample.v<swordever> 在 2025-03-06 上传 | 大小：3kb | 下载：0
[VHDL编程] EP3C8020111219125810_ROM_OK5
说明：采用DSP builder v9.1实现正交两路单频输出，已经在EP3C80上面跑通，经实际验证是正确的。此例程非常简洁明了，可以作为DSP builder的入门示例。里面已经包含了生成好的modelsim仿真示例和仿真结果。-Achieved using DSP builder v9.1 orthogonal two single-frequency output, has been run through the EP3C80 ab<刘洋> 在 2025-03-06 上传 | 大小：13.27mb | 下载：0