[VHDL编程] asynchronous-clock-boundary

说明：一个关于跨越异步时钟边界传输数据的解决方案-The solution of transfering data across asynchronous clock boundary.
<袁桂毅> 在 2025-03-06 上传 | 大小：75kb | 下载：0

[VHDL编程] Critical-path-approach

说明：关于逻辑综合中对关键路径处理方法的研究的文件-Critical path in the logic synthesis approach for the study
<袁桂毅> 在 2025-03-06 上传 | 大小：64kb | 下载：0

[VHDL编程] fsm

说明：fsmatically delete the directory of debug and release, so please do not put files o
<chaitu> 在 2025-03-06 上传 | 大小：1kb | 下载：0

[VHDL编程] 123_ise9migration

说明：DDS正弦信号发生器verilog的功能强大很实用-dds sin verilog
<亮晶晶> 在 2025-03-06 上传 | 大小：282kb | 下载：0

[VHDL编程] Electronic-organ-program-design-implementation-an

说明：Electronic organ program design implementation and simulation of vhdl source code
<chaitu> 在 2025-03-06 上传 | 大小：48kb | 下载：0

[VHDL编程] a-VHDL-completed-8-of-16-significant-median-band-

说明：a VHDL completed 8 of 16 significant median band of frequency meter
<chaitu> 在 2025-03-06 上传 | 大小：10kb | 下载：0

[VHDL编程] CRC-32

说明：一个关于32位循环冗余校验的verilog代码-A 32-bit cyclic redundancy check on the verilog code
<袁桂毅> 在 2025-03-06 上传 | 大小：2kb | 下载：0

[VHDL编程] Booths_16bit

说明：verilog program is there u can download it
<Aly> 在 2025-03-06 上传 | 大小：513kb | 下载：0

[VHDL编程] plfsk

说明：fsk调制的vhdl的编程代码，经调试可用的-fsk vhdl programming code modulation
<代斌> 在 2025-03-06 上传 | 大小：3kb | 下载：0

[VHDL编程] zzlB

说明：QUARTUSII 9.0 下的三级流水线中值滤波工程，vhdl源程序等。可用于fpga做图像预处理。-the three stage pipeline median filter project under QUARTUSII 9 , VHDL source program. which can be used by FPGA to do image preprocessing.
<王伟> 在 2025-03-06 上传 | 大小：948kb | 下载：0

[VHDL编程] pb2sw

说明：脉冲识别开关，verilog编写的脉冲识别开关-failed to translate
<许巍> 在 2025-03-06 上传 | 大小：235kb | 下载：0

[VHDL编程] ddc8chou

说明：8倍抽取的DDC模块。verilog写的，调试通过-failed to translate
<许巍> 在 2025-03-06 上传 | 大小：1kb | 下载：0