[VHDL编程] freecore

说明：一些vhdl源代码 一些vhdl代码-some VHDL source code for some VHDL source code some VHDL code
<hjj> 在 2024-11-16 上传 | 大小：49kb | 下载：0

[VHDL编程] state_classic

说明： 用VHDL语言编写的语言,可以利用MODELSIM进行仿真.对于初学者,则更有参考价值.-prepared using the VHDL language, we can use MODELSIM simulation. For beginners, the more valuable reference.
<徐荣网> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] pulse-VHDL

说明：可控脉冲产生ＶＨＤＬ程序 开发软件ＩＳＥ，程序通过了器件后仿真并在芯片ＸＣ９５７２中实现了-controllable pulse generated VHDL ISE software development procedures, procedures adopted after the simulation devices and chips to achieve the XC9572
<林海> 在 2024-11-16 上传 | 大小：43kb | 下载：0

[VHDL编程] divded-VHDL

说明：
<林海> 在 2024-11-16 上传 | 大小：3kb | 下载：0

[VHDL编程] CK20-VHDL

说明：经典ＣＫ２０时钟程序，实现了时钟的时，分，秒记数，并可以重调，置０-classic procedures CK20 clock and realized the clock, minute and second count, and can be re-emphasize that the Home 0
<林海> 在 2024-11-16 上传 | 大小：4kb | 下载：0

[VHDL编程] verilog1

说明：verilog具体讲解-Verilog
<飞翔之梦> 在 2024-11-16 上传 | 大小：458kb | 下载：0

[VHDL编程] jiaotd

说明：AD0809的源程序，能使EDA工具箱显示AD0809，具备树模转换功能-AD0809 a source, EDA can show AD0809 a toolbox, with tree-analog converter function
<安陪应> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] adder16bit

说明：16位高速加法器，采用verilog语言编写，已经成功仿真，能够运行-16 high-speed adder using Verilog language has been successful simulation can be run
<modelsims> 在 2024-11-16 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDLExperiment01

说明：VHDL源码实例 相关源码-VHDL source code examples
<郭昊东> 在 2024-11-16 上传 | 大小：1.78mb | 下载：0

[VHDL编程] VSR4_3

说明：甚短距离互联（Veryshort reach VSR）协议编成实现-very short distance from the Internet (Veryshort reach VSR) composition to achieve agreement
<葛琳> 在 2024-11-16 上传 | 大小：14kb | 下载：0

[VHDL编程] asi

说明：在公司做的一个用FPGA实现的数字电视系统中 ASI转TS流的程序-done in the company of an FPGA using the digital television system to ASI TS flow procedures
<> 在 2024-11-16 上传 | 大小：3kb | 下载：0

[VHDL编程] hanbaosram

说明：德国汉堡大学的SRAM测试代码,使用VHDL编写,供大家参考-University of Hamburg, Germany, SRAM test code, the use of VHDL, for your reference
<汪涌> 在 2024-11-16 上传 | 大小：6kb | 下载：0