[VHDL编程] RAMINCREASE

说明：这是利用ＣＰＬＤ做ＤＳＰ的存储器扩展的源文件。-CPLD This is done using the DSP memory expansion of the source document.
<张国梁> 在 2024-11-16 上传 | 大小：6kb | 下载：0

[VHDL编程] primetime

说明：这是ＶＨＤＬ语言编写的延时测试程序，用来测定ＣＰＬＤ的性能指标-This is the VHDL language delay the test procedure used to determine the performance CPLD
<张国梁> 在 2024-11-16 上传 | 大小：51kb | 下载：0

[VHDL编程] mt48lc2m32b2

说明：SDRAM控制核，已经经过测试，完全可以稍加修改后应用-SDRAM control nuclear, has been tested, we can use a slightly modified
<洪戈> 在 2024-11-16 上传 | 大小：9kb | 下载：0

[VHDL编程] SDRAM_C

说明：SDRAM控制核，已经经过测试，完全可以稍加修改后应用-SDRAM control nuclear, has been tested, we can use a slightly modified
<洪戈> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] time_clock

说明：实用闹钟的verilog代码。不是vhdl的！经过ldv验证-practical alarm the Verilog code. VHDL is not! After certification ldv
<徐哦俄> 在 2024-11-16 上传 | 大小：4kb | 下载：0

[VHDL编程] cal_verilog

说明：计算器芯片的verilog实现代码！ 时序仿真成功-calculator chips to achieve the Verilog code! Timing simulation success
<徐哦俄> 在 2024-11-16 上传 | 大小：6kb | 下载：0

[VHDL编程] Verilog-statemachine

说明：利用Verilog编程实现状态机的例子。很不错的。-use Verilog Programming state machine example. Very good.
<张厂> 在 2024-11-16 上传 | 大小：179kb | 下载：0

[VHDL编程] wodevhdl

说明：vhdl练习实例。在maxplus2中编写，编译通过，正确。-VHDL practice examples. In maxplus2 prepare, compile and correct.
<梦雨> 在 2024-11-16 上传 | 大小：64kb | 下载：0

[VHDL编程] Lab_ISE_Led

说明：vhdl实例教程，其中的例子适合新手演示使用，肯定会有帮助的。-VHDL example tutorial, an example of the use for novice demo, it will certainly help.
<ghjghj> 在 2024-11-16 上传 | 大小：761kb | 下载：0

[VHDL编程] wom_kg

说明：系统时钟的VHDL电路，适合有一定经验的编程人员，希望能对你们有帮助。-VHDL system clock circuit suitable for a certain programming experience, you want to help.
<ghjghj> 在 2024-11-16 上传 | 大小：24kb | 下载：0

[VHDL编程] VHDLBOOK

说明：
<孙文> 在 2024-11-16 上传 | 大小：142kb | 下载：0

[VHDL编程] 8bitsine

说明：8bit采样sine波形发生器,一共两个文件，各自用VHDL和VERILOG编写，通信开发平台专用-8bit sampling sine wave generator, a total of two papers, each with VHDL and VERILOG preparation, communications development platform dedicated
<王刚> 在 2024-11-16 上传 | 大小：5kb | 下载：0