[VHDL编程] fft2

说明：512点8位基2fft程序。基于 vhdl/verilog。已仿真布线通过。-512 points, eight base 2fft program. Based on vhdl/verilog. Simulation layout has been adopted.
<包鼎华> 在 上传 | 大小：20kb | 下载：1

[VHDL编程] calculator

说明：课设一个，又臭又长，是一个用verilog编写的计算器，对应革新科技的某个sopc开发平台，键盘会扫描，七段二极管会译码且是并行输出，上传的是整个工程，在该开发平台上基本正常，主程序段编写的较为幼稚，希望大家多多扔玉。注：主程序段预计做八位计算器，后来因为实验平台只有六个数码管无奈之下后两位没接，主程序中的ac有问题，在开发平台上没效果，压缩包里的图是主程序在quartus下的仿真图，开发环境是quartus，不知应选哪项。最后：初次上传欢迎指正 -Set up a class, but als
<raven> 在 上传 | 大小：10.31mb | 下载：1

[VHDL编程] Barrel_shifter

说明：verilog语言的桶形移位器，实验课上做的，大家别见笑-Barrel shifter
<zhangrongfei> 在 上传 | 大小：3.46mb | 下载：1

[VHDL编程] USB2.0

说明：usb2.0 fpga程序 用vhdl语言编写 quartus环境实现 -usb2.0 fpga using vhdl language program quartus environment to achieve
<PETER> 在 上传 | 大小：3.4mb | 下载：1

[VHDL编程] rs232

说明：完整的RS232 Verilog源代码，支持波特率可调，支持调试命令，配合串口调试工具，可作为FPGA开发中的调试平台。-Full RS232 Verilog source code, support for baud rate is adjustable to support debugging command, with the serial debugging tools can be used as the debugging FPGA development platform.
<弘历> 在 上传 | 大小：13kb | 下载：1

[VHDL编程] pci_32tlite_oc

说明：嵌入式 pci总线IP core的rtl源代码，用Verilog实现-Embedded pci bus IP core of the rtl source code, Verilog realization of
<陈达燕> 在 上传 | 大小：3.76mb | 下载：1

[VHDL编程] fpga-pwm

说明：用verilog 语言写的FPGA子程序，环境是quartus II 7.2 已经在EP1C6Q240上测试过，源码包含仿真文件和仿真结果，本程序可以直接嵌入做子程序使用。-FPGA with the verilog language written subroutines, the environment is quartus II 7.2 has been tested on EP1C6Q240, source code contains the simulation files and s
<黄家武> 在 上传 | 大小：1.11mb | 下载：1

[VHDL编程] arm7

说明：ARM7 VERILOG源码，非常精简，3级流水线-ARM7 VERILOG source code, very streamlined, 3-stage pipeline
<hcq> 在 上传 | 大小：169kb | 下载：1

[VHDL编程] automat

说明：自动售货机：1、通过开关选择购买6角或8角的邮票；2、按下购买键，开始购买；3、按相应键，输入1角、5角、1元硬币；4、当输入硬币总值大于等于欲买邮票价值时，相应邮票输出并找零（邮票输出，找零均用LED灯表示，找零也有1角、5角、1元三种）5、若想终止交易，可按退钱键，退出已输硬币，交易结束。-Vending machines: one, through the switch to choose to buy six cents or 8 corner stamps 2, press the
<duj> 在 上传 | 大小：968kb | 下载：1

[VHDL编程] wtut_vhd

说明：When the DLL_FREQUENCY_MODE attribute is set to High, the frequency of the clock signal at the CLKIN input must be in the High (DLL_CLKIN_MIN_HF to DLL_CLKIN_MAX_HF) frequency range (MHz). See The Programmable Logic Data Book for the current DL
<shad> 在 上传 | 大小：35kb | 下载：1

[VHDL编程] max197

说明：FPGA实现MAX197读写程序，经过验证-FPGA control 12bAD max197
<刘义红> 在 上传 | 大小：3kb | 下载：1

[VHDL编程] r2000project_pipeline

说明：verilog mips pipelie perpect
<leedonghyun> 在 上传 | 大小：110kb | 下载：1