[VHDL编程] ds18b20

说明：单路DS18B20的verilog HDL 代码，精度为1℃无须转换数据，直接输出结果。占用300个LE资源。-Single DS18B20 the verilog HDL code, and an accuracy of 1 ℃ without converting the data, direct output. Occupy 300 LE resources.
<chenwl> 在 2024-10-06 上传 | 大小：443392 | 下载：1

[VHDL编程] CANProtocolControllerIPCoreinVerilog

说明：一种基于CAN协议的IP核源代码，用Verilog语言实现-CAN Protocol Controller IP Core in Verilog.
<Nicholas> 在 2024-10-06 上传 | 大小：67584 | 下载：1

[VHDL编程] fpu100_latest.tar

说明：这是一个32位的浮点运算单元（FPU），它可以根据IEEE754标准被完全编译。此FPU已被硬件测试和被软件仿真通过。-This is a 32-bit floating point unit (FPU),It can do arithmetic operations on floating point numbers. The FPU complies fully with the IEEE 754 Standard. The FPU
<赵恒> 在 2024-10-06 上传 | 大小：1981440 | 下载：1

[VHDL编程] EDA_Design_Repor_for_FIR_Filter

说明：基于Quartus II的17阶FIR滤波器设计报告，详细介绍了从FIR滤波器原理到设计实现的全过程，适合学习。-Quartus II-based 17-order FIR filter design report, detailed from the realization of FIR filter theory to design the whole process, suitable for learning.
<张永杰> 在 2024-10-06 上传 | 大小：189440 | 下载：1

[VHDL编程] eth

说明：一个ahb接口的千兆以太网MAC，包括apb的配置接口-Ahb a Gigabit Ethernet interface MAC, including the configuration interface apb
<daisy> 在 2024-10-06 上传 | 大小：31744 | 下载：1

[VHDL编程] dds_final

说明：使用Verilog HDL语言实现的一个DDS，可以发生0-10Mhz正弦波、方波、三角波，频率步进可调，FM调制、AM调制，调制度可调。DA芯片为8位并行，160MHz-Using the Verilog HDL language implementation of a DDS, can occur 0-10Mhz sine, square, triangle wave, frequency step tunable, FM modu
<nostalgia> 在 2024-10-06 上传 | 大小：1638400 | 下载：1

[VHDL编程] post_norm_mul

说明：符合IEEE754标准的32位浮点流水线乘法器 采用移位相加算法，-32-bit floating point pipeline multiplier on IEEE754 standard
<Thomas> 在 2024-10-06 上传 | 大小：3072 | 下载：1

[VHDL编程] manch

说明：该文件是一个完整的工程文件，用VerilogHDL语言编写，包括曼彻斯特编码器的设计文件和仿真测试文件以及解码器的设计文件和仿真测试文件。在Modelsim中仿真测试通过。-The document is a complete project file, with VerilogHDL languages, including the Manchester encoder design documents and simulation
<dayu1994> 在 2024-10-06 上传 | 大小：122880 | 下载：1

[VHDL编程] SystemVerilog

说明： 很好的SystemVerilog例子- very good
<刘家乐> 在 2024-10-06 上传 | 大小：24576 | 下载：1

[VHDL编程] Systemverilog_for_Verification

说明：Systemverilog for Verification源代码，包括arb_if,atm_virt_if,multi_if_port等-code of Systemverilog for Verification,
<Zack> 在 2024-10-06 上传 | 大小：28672 | 下载：1

[VHDL编程] dianziqin

说明：用VERILOG编写的 电子琴程序 顶层使用图形模块化连接 思路清晰。-Procedures for the preparation of the flower with the VERILOG top of a graphical modular connection clear thinking.
<江舟> 在 2024-10-06 上传 | 大小：436224 | 下载：1

[VHDL编程] qpsk_module

说明：采用Verilog语言编写了一个qpsk调制的程序-Verilog language using a modulation process qpsk
<inves> 在 2024-10-06 上传 | 大小：318464 | 下载：1