[VHDL编程] project_UHF_ddc

说明：vhdl语言写的数字下变频的实现，整个工程文件，xlinx ise用的-VHDL language written in the realization of digital down conversion, the whole project file, xlinx ise used
<杨斌> 在 2024-10-06 上传 | 大小：1868800 | 下载：1

[VHDL编程] GFmultiply

说明：Verilog hdl语言 伽罗华域GF（q）乘法器设计，可使用modelsim进行仿真-Language Verilog hdl Galois field GF (q) multiplier design, can use the ModelSim simulation
<许立宾> 在 2024-10-06 上传 | 大小：2048 | 下载：1

[VHDL编程] VHDLplj

说明：(1)设计4位十进制频率计测量范围: 1Hz～9999Hz (2）测量的数值通过4个数码管显示 (3）频率超过9999Hz时，溢出指示灯亮，可以作为扩大测量范围的接口-(1) the design of four decimal frequency measuring range: 1Hz ~ 9999Hz (2) measurement values through four digital tube display (3)
<name> 在 2024-10-06 上传 | 大小：6144 | 下载：1

[VHDL编程] AD5624

说明：ADI公司串行DA芯片AD5624的VHDL源码，实际工程应用成功、-ADI Corporation serial DA of the AD5624 chip VHDL source code, the actual engineering application success
<> 在 2024-10-06 上传 | 大小：1024 | 下载：1

[VHDL编程] speednew

说明：ISA板卡，CPLD原理图，altera maxII CPLD芯片。实现运动控制，标准安川伺服器控制接口。-ISA board, CPLD schematic, altera maxII CPLD chip. The realization of motion control, the standard control interface YASKAWA server.
<xiao> 在 2024-10-06 上传 | 大小：1384448 | 下载：1

[VHDL编程] Verilog-book

说明：学习Verilog语言必备资料，包括语法总结 编写Verilog HDL 源代码的标准及设计流程-Verilog language learning essential information, including syntax summary of Verilog HDL source code for the preparation of standards and design process
<shaoyqo> 在 2024-10-06 上传 | 大小：3835904 | 下载：1

[VHDL编程] 32bit_RISC_CPU

说明：32 risc cpu的参考设计，内涵完整的testbench-32 risc cpu s reference design, the connotation of complete Testbench
<zys> 在 2024-10-06 上传 | 大小：2444288 | 下载：1

[VHDL编程] CAN_Bus_basis

说明：基于CAN总线的汽车仿真。汽车实例为大众途安。分辨率为1024x768。-Based on the CAN bus automotive simulation. Automotive examples for the public Touran. A resolution of 1024x768.
<张宇> 在 2024-10-06 上传 | 大小：229376 | 下载：1

[VHDL编程] zj

说明：vhdl编程 实现移位寄存器。左移和右移-VHDL programming shift register. The left and shifted to right
<wangjun> 在 2024-10-06 上传 | 大小：3072 | 下载：1

[VHDL编程] CORDIC_ATAN

说明：使用verilog语言完成了基于cordic算法求反正切的计算，精度为8次迭代-Verilog language used to complete based on CORDIC algorithm for arctangent calculation, an accuracy of 8 iterations
<小米> 在 2024-10-06 上传 | 大小：1024 | 下载：1

[VHDL编程] ethernet_example

说明：FPGA上实现以太网 用VHDL实现，欢迎多交流 -FPGA to achieve the realization of Ethernet using VHDL welcome more exchanges
<laji> 在 2024-10-06 上传 | 大小：197632 | 下载：1

[VHDL编程] butterworth_iir_verilog

说明：基于butterworth的iir滤波器的verilog代码，已经通过测试。-err
<张堃> 在 2024-10-06 上传 | 大小：10240 | 下载：1