[VHDL编程] Verilog

说明：本书是一本Verilog语言设计和综合手册,对学习Verilog语言有很大作用,值得阅读.
<刘晓琴> 在 2024-11-10 上传 | 大小：1.64mb | 下载：1

[VHDL编程] systemverilog

说明：systemverilog是新出现的一种高级硬件描述和验证语言，这里给出了一些书和文章还有使用vmm方法开发testbench的例子
<闫永志> 在 2024-11-10 上传 | 大小：1.53mb | 下载：1

[VHDL编程] AccountSystemOfPublicPhone

说明：采用Verilog HDL硬件语言设计,实现基本的公用电话计费功能,设计完整.-Using Verilog HDL language hardware design, the realization of the basic public telephone billing function, design integrity.
<余翔> 在 2024-11-10 上传 | 大小：390kb | 下载：1

[VHDL编程] ref-sdr-sdram-verilog

说明：sdram的控制器 verilog源码-SDRAM controller Verilog source code
<唐业衡> 在 2024-11-10 上传 | 大小：702kb | 下载：1

[VHDL编程] mp3_decoder

说明：mp3VHDL语言程式，这是一个关于mp3 播放的程序的程序，是我从同学那里拷过来的，试了一下-mp3VHDL language program, this is a mp3 player on the procedure that I copy over from the students there, and try a bit
<丁过州> 在 2024-11-10 上传 | 大小：35kb | 下载：1

[VHDL编程] ss_pcm.tar

说明：pcm 接口的源代码，有参考价值~verilog语言编写-pcm interface source code, have reference value ~ verilog language
<张丰> 在 2024-11-10 上传 | 大小：4kb | 下载：1

[VHDL编程] fsm8051

说明：：首先介绍了DS--UWB系统的的发射与接收模型，然后分析了利用滑动相关法对信道进行估讣，并巾此给出 了不同RAKE接收机RAKE合成权系数选取方案。对接收机采用最大比(MRC)、最小均方误差(MM SE)及带均衡 器的(MRC)合并系数选取的误码性能进行了仿真和对比。结果表明了带均衡器的MRC—RAKE只用较少的分支 就可以达到接收性能明显优于MMSE—RAKE的程度。尤其在信噪比比较大时。这种优势更加明显。-: Firs
<季昀> 在 2024-11-10 上传 | 大小：1kb | 下载：1

[VHDL编程] microcontroller

说明：vhdl程序，实现了一个microcontroller,控制数据的数学运算。-VHDL procedures realize a microcontroller, control data of the mathematical calculations.
<左麟> 在 2024-11-10 上传 | 大小：4kb | 下载：1

[VHDL编程] amba_verilog

说明：IC设计相关，arm内的AMBA桥实现的源码，verilog语言实现，-IC design, arm within the realization of the source AMBA bridge, verilog language,
<伊路发> 在 2024-11-10 上传 | 大小：18kb | 下载：1

[VHDL编程] Verilog-PPT

说明：这是北大的Verilog讲义,PPT,初学者,可以看看.-This is the Beijing University of Verilog lectures, PPT, beginners can take a look at.
<大金湖> 在 2024-11-10 上传 | 大小：257kb | 下载：1

[VHDL编程] VHDLdesign

说明：EDA课程设计，包含源码和文档说明，实现秒表计数和闹钟功能，使用VHDL语言编写 已完成功能 1. 完成时／分／秒的依次显示并正确计数，利用六位数码管显示； 2. 时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能； 3. 定时器：实现整点报时，通过扬声器发出高低报时声音； 4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； 5. 闹钟：实现分
<liuxin> 在 2024-11-10 上传 | 大小：18kb | 下载：1

[VHDL编程] modeling-pojects

说明：this compressed file basically contains 5 type of cpu simulations in VHDL code. 1. basic cpu 2. pipelin cpu 3. parwan 4. j1 and j2 cpus 5. j1 and j2 with JTSG port
<babak aghaei> 在 2024-11-10 上传 | 大小：19kb | 下载：1