[VHDL编程] eetop.cn_UVM

说明：UVM 的 入门实例，一个完整的能够跑通的实例。其中包括DUT代码，Testbench代码，(UVM entry example, a complete example of running through. These include the DUT code, the Testbench code,)
<西麦 > 在 2025-01-16 上传 | 大小：2.9mb | 下载：0

[VHDL编程] uart_test

说明：描述了利用spatran6系列的FPGA，进行串行异步通信的uart串口实现代码(Describes the use of spatran6 series of FPGA, serial asynchronous communication uart serial port to achieve the code)
<cy白菜 > 在 2025-01-16 上传 | 大小：352kb | 下载：0

[VHDL编程] pll_test

说明：描述了利用spartan6系列FPGA，实现PLL锁相环的功能代码(Describes the use of spartan6 series FPGA, PLL PLL to achieve the functional code)
<cy白菜 > 在 2025-01-16 上传 | 大小：227kb | 下载：0

[VHDL编程] Greedy_snake

说明：利用SPARTAN6系列的FPGA，实现开发一款基本贪吃蛇游戏，可在显示屏上游戏，采用verilog代码(Using SPARTAN6 series of FPGA, to achieve the development of a basic snake game can be on the screen game, using verilog code)
<cy白菜 > 在 2025-01-16 上传 | 大小：6.99mb | 下载：0

[VHDL编程] 状态机

说明：简单的状态机，按下按钮可在4个状态间进行切换(simple state machine)
<tyne > 在 2025-01-16 上传 | 大小：161kb | 下载：0

[VHDL编程] 加减法器

说明：可实现两个4bit补码的加法及减法，有溢出提示(adder with overflow hint)
<tyne > 在 2025-01-16 上传 | 大小：234kb | 下载：0

[VHDL编程] Verilog数字系统设计教程

说明：Verilog教程 数字系统设计 夏宇闻(Verilog Digital System Design)
<gss0001 > 在 2025-01-16 上传 | 大小：21.75mb | 下载：0

[VHDL编程] ex5

说明：FPGA测试频率，传统测频率,verilog语言，短程序，测频法测频率(using FPGA verilog language a short code for frequtents)
<点717 > 在 2025-01-16 上传 | 大小：3.12mb | 下载：0

[VHDL编程] SDRAM

说明：使用VHDL语言编写的对SDRAM进行读写操作控制器及其简单的测试层序。(VHDL language used to read and write operations controller SDRAM and its simple test sequence.)
<Devil0823 > 在 2025-01-16 上传 | 大小：25.75mb | 下载：0

[VHDL编程] clock_sel

说明：无毛刺多时钟选择，可根据不同模式选择不同时钟(Multi clock selection, different modes can be selected according to different clock)
<xiaoqiang > 在 2025-01-16 上传 | 大小：15.62mb | 下载：0

[VHDL编程] Quartus_12.0_x64

说明：quartus 12 "solution"
<gustavo > 在 2025-01-16 上传 | 大小：13kb | 下载：0

[VHDL编程] Quartus_12.0_x86

说明：quartus 12 "solution" 2
<gustavo > 在 2025-01-16 上传 | 大小：13kb | 下载：0