[VHDL编程] GTP-ip核使用

说明：主要对GTP模块进行划分，主要对功能模块在中文描述(GTP module is mainly divided into the main function module described in Chinese)
<达达1543 > 在 2024-11-14 上传 | 大小：1.75mb | 下载：0

[VHDL编程] i2s_rx

说明：i2s 音频接收模块，接收双声道数据，适用于i2s左对齐模式(I2S audio receiving module)
<chenxuan123456 > 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_rx

说明：uart接收模块 // 波特率：9600 // 数据位：8 // 停止位：1 // 校验位：0(UART receive module Baud rate: 9600 / / / data: 8 / / stop: 1 / / check digit: 0)
<chenxuan123456 > 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_tx

说明：// 功能： UART发送模块 // // 波特率：9600 // 数据位：8 // 停止位：1 // 校验位：0(/ / function: UART transmission module / / Baud rate: 9600 / / / data: 8 / / stop: 1 / / check digit: 0)
<chenxuan123456 > 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo

说明：异步FIFO 输入: 16bit 输出:16bit 深度:256(Asynchronous FIFO Input: 16bit Output: 16bit Depth: 256)
<chenxuan123456 > 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] verilogiic1121

说明：tvp5150视频解码，平台quartus II(tvp5150 Video decoding,quartus II)
<伽昇 > 在 2024-11-14 上传 | 大小：470kb | 下载：0

[VHDL编程] sccb_Protocol

说明：该模块实现了SCCB通信协议的基本时序，经板级调试可用(Implement SCCB communication protocol)
<黄小杰 > 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] yunpai_v70

说明：Using weighted model nodes in the network strength and weight are power law distribution, The IMC - PID is using the internal model control principle for PID parameters is calculated, DC-DC power single-part set-loop con
<nqppurtc > 在 2024-11-14 上传 | 大小：5kb | 下载：0

[VHDL编程] dean_1497192314538

说明：LINUX编程方面的资料，我只是为了下载才这个的(NOsjfjksdhfsdhfjsdhfkjsdhfjsdh)
<ghosnp > 在 2024-11-14 上传 | 大小：124kb | 下载：0

[VHDL编程] dds(1)

说明：基于DDS的信号发生器设计。DDS,FPGA,Verilog。(Design of signal generator based on DDS.DDS,FPGA,Verilog.)
<电磁驱动 > 在 2024-11-14 上传 | 大小：10.51mb | 下载：0

[VHDL编程] ARINC429航空总线协议标准

说明：429总线，协议及相关介绍，机载航电设备通讯总线(FPGA implementation ARINC429 protocol using verilog HDL to do a complete ARINC429 communication transceiver protocol,)
<shukuang > 在 2024-11-14 上传 | 大小：346kb | 下载：0

[VHDL编程] adder

说明：实现四位加法器，适合初学者学习VHDL语言(it's an addler of four bits which is designed for the new designer of VHDL)
<秦秦秦 > 在 2024-11-14 上传 | 大小：85kb | 下载：0