[VHDL编程] UDP_verilog

说明：Implemented with verilog UDP protocols, including arp, udp, ip fragmentation protocol, etc.
<sunhaichaook@163.com> 在 2017-07-13 上传 | 大小：17010 | 下载：0

[VHDL编程] main

说明：嵌入式系统加密的FPGA实现源码，可直接用于工程(Embedded system encryption FPGA implementation source code, can be used directly for the project)
<松哥HIT > 在 2024-10-11 上传 | 大小：3401728 | 下载：0

[VHDL编程] mcu_led2

说明：基于vivado平台，使用microblaze搭建一个小系统，并能点亮led(Based on the vivado platform, the use of MicroBlaze to build a small system, and can light LED)
<D蒙 > 在 2024-10-11 上传 | 大小：69550080 | 下载：0

[VHDL编程] MCPU

说明：多周期CPU的verilog代码，用vivado可以仿真出波形(multi-cycle CPU by verilog and using vivado to simulate.)
<Lsinger > 在 2024-10-11 上传 | 大小：5875712 | 下载：0

[VHDL编程] khatd

说明：It comprises aircraft flight attitude control, such as slip angle, tilt angle, roll angle, pitch angle, Including AHP, factor analysis, regression analysis, cluster analysis, Face Recognition light treatment method.
<bradab > 在 2024-10-11 上传 | 大小：7168 | 下载：0

[VHDL编程] fir

说明：fir 滤波器的程序文件和测试文件，仿真数据和matlab仿真数据进行过比对，matlab采用fdatool生成的低通滤波器，采样率为24兆，通带2.5M，截止频率为5M(FIR filter program files and test files, simulation data and MATLAB simulation data have been compared, Matlab using FDATool generated
<星皓 > 在 2024-10-11 上传 | 大小：4015104 | 下载：0

[VHDL编程] seg7

说明：verilog HDL编写的FPGA定时器并用数码管显示(Verilog HDL prepared by the FPGA timer and digital display)
<abc编程 > 在 2024-10-11 上传 | 大小：3581952 | 下载：0

[VHDL编程] ALTERA几个下载方式的介绍

说明：介绍ALTERA几种下载方式。主要有JTAG,AS,JIC这几种方式(Introduce ALTERA several download methods.)
<hans1025 > 在 2024-10-11 上传 | 大小：1135616 | 下载：0

[VHDL编程] iCore3_FPGA_15_UART

说明：基于FPGA的UART教程，串口通信实验相关(UART tutorial based on FPGA)
<Fenrisulfr > 在 2024-10-11 上传 | 大小：1398784 | 下载：0

[VHDL编程] decoder38-ok-38译码器

说明：使用quartus2软件的VHDL编写了简单38译码器，希望大家能积极学习(The use of quartus2 software VHDL prepared a simple 38 decoder, I hope we can actively study)
<wangwei894535358 > 在 2024-10-11 上传 | 大小：109568 | 下载：0

[VHDL编程] 03_SMG

说明：实现两位数码管计数功能， 逐渐增加功能，每一秒增加一次，增加到99循环一次。(To achieve two digital tube counting function, gradually increase the function, increase every second, increase to 99 cycles.)
<Newer > 在 2024-10-11 上传 | 大小：3655680 | 下载：0

[VHDL编程] szmb

说明：用VHDL语言基于ISE，在XILINX FPGA开发板上编写的数字秒表程序(Using VHDL language, based on ISE, in the XILINX FPGA development board prepared by the digital stopwatch program)
<墨者如水 > 在 2024-10-11 上传 | 大小：1588224 | 下载：0