[VHDL编程] QD

说明：四路抢答器，主持人复位之前抢答算做犯规，复位之后抢答第一个人有效，其余无效。并且均有组别显示与声音示警。-Four Responder, Responder counted reset before the host foul, the first person to answer in an effective after a reset, the rest is invalid. And have a group show with
<邱宇> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] qdjs

说明：10s倒计时，在复位高电平期间，开始倒计时，有某信号(抢答信号)输入，则恢复到10s并保持，准备下次计时。-10s countdown, at a high level during reset and start the countdown, there is a signal (answer signal) input, then back to the 10s and remains ready for the next timi
<邱宇> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] ug612

说明：xilinx的时钟约束指导，适合新手学习-xilinx clock constraint guidance documents for novices to learn
<吕攀攀> 在 2024-11-19 上传 | 大小：1.84mb | 下载：0

[VHDL编程] FULL_ADD

说明：编写一位全加器的程序，生成器件后用BLOCK画出bdf图，最终成为四位全加器。此为实验报告，里面包括原理及框图及源程序。-Preparation of a full adder program, after generating device using BLOCK draw bdf map, eventually become four full adders. This is a test report, which include
<邱宇> 在 2024-11-19 上传 | 大小：235kb | 下载：0

[VHDL编程] xilinx_license_2015

说明：Vivado Design Suite v2015.4版本license-the license of Vivado Design Suite v2015.4
<ranbowang> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] RS_Encode_Decode

说明：RS(255,223)编解码算法。verilogHDL代码实现，在XILINX的芯片上得到验证。不包含任何IP核，方便移植到任何FPGA芯片。-RS (255223) encoding and decoding algorithm. VerilogHDL code to achieve, in the XILINX chip to be verified. Does not contain any IP core, easy to tr
<ranbowang> 在 2024-11-19 上传 | 大小：14kb | 下载：0

[VHDL编程] Random_Derandom

说明：通信中加扰/解扰算法。FPGA源代码，verilogHDL语言实现，包含测试程序。-Perturbation/perturbation algorithm. FPGA source code, verilogHDL language implementation, including test procedures.
<ranbowang> 在 2024-11-19 上传 | 大小：4kb | 下载：0

[VHDL编程] Interleaver_Deinterleaver

说明：通信中卷积交织/解交织FPGA源程序，采用verilogHDL代码实现，包含测试程序，经过验证。-Communication in the convolutional interleaving/de interleaving FPGA source program, using verilogHDL code to achieve, including test procedures, after verification.
<ranbowang> 在 2024-11-19 上传 | 大小：9kb | 下载：0

[VHDL编程] uartlvds

说明：UART VHDL sources with FIFO-UART VHDL sources with FIFO,baudrate,receiver,transmitter,register,testbench
<毕向伟> 在 2024-11-19 上传 | 大小：12kb | 下载：0

[VHDL编程] QPSK

说明：这是用ISE编写的verilog语言的QPSK调制的代码-This is the QPSK modulation verilog language written with ISE code
<陈磊> 在 2024-11-19 上传 | 大小：237kb | 下载：0

[VHDL编程] conv_encoder(rate=1_2)

说明：这是用ISE编写的verilog语言1/2码率的卷积编码的代码-It is written in verilog language ISE convolution coding rate 1/2 code
<陈磊> 在 2024-11-19 上传 | 大小：1.63mb | 下载：0

[VHDL编程] Intel8080_lattice

说明：基于lattice fpga芯片的intel8080总线模块，简单易懂，适合初学者。这个工程在diamond2.0版本编译运行。-Based lattice fpga chip intel8080 bus module, easy to understand for beginners. The project runs diamond2.0 version of the compiler.
<xie> 在 2024-11-19 上传 | 大小：322kb | 下载：0