[VHDL编程] Add2bits

说明：add 2 bits and display result on 7 segment (vhdl)
<Ridamir> 在 2024-11-14 上传 | 大小：63kb | 下载：0

[VHDL编程] soc_ip-2016-10-12

说明：基于ISE14.7，软核SOC的自定义IP核源码，8个寄存器，全部引出，可以作为FL-FS通讯接口，附带几个其他驱动IP核-Based on the ISE14.7, soft-core SOC custom IP core source code, 8 registers, all derived, can be used as FL-FS communication interface, with several other dri
<黄均铭> 在 2024-11-14 上传 | 大小：6.25mb | 下载：0

[VHDL编程] DIGITAL-SIGNAL-PROCESSING-WITH-FPGA

说明：数字信号处理的FPGA实现最新版的源代码，涉及FFT变换、IIR、FIR数字滤波器等的verilog及vhdl代码-<digital signal processing with FPGA> (the latest version) . the source code involving FFT transform, IIR, FIR digital filters by verilog and vhdl.
<Rick007007> 在 2024-11-14 上传 | 大小：18.27mb | 下载：0

[VHDL编程] hsu_eda2013am_nios32

说明：用sopc系统在DE2平台上实现一个计数器，该系统包括一个嵌入式微处理器、一个JTAG UART以及定时器-Sopc system implementation with a counter on DE2 platform, the system includes an embedded microprocessor, a JTAG UART and a timer
<王锋> 在 2024-11-14 上传 | 大小：17.65mb | 下载：0

[VHDL编程] clock-with-alarm-and-timer

说明：FPGA example, the timer buzzer. Can learn the FPGA involved in the grammar!-FPGA example, the timer buzzer. Can learn the FPGA involved in the grammar!
<mayuan> 在 2024-11-14 上传 | 大小：2.53mb | 下载：0

[VHDL编程] decoder

说明：用verilog语言实现译码器,包含实验报告和数据流文件-Achieve decoder with verilog language, including reports and experimental data stream file
<李> 在 2024-11-14 上传 | 大小：1.54mb | 下载：0

[VHDL编程] gamefour

说明：这是一个自动售货机程序实现，功能如下：1.按一下button1按钮，表示购买货物A，第一个LED灯亮；按两下button1按钮，表示购买货物B，第二个LED灯亮；按三下button1按钮，表示购买货物C，第三个LED灯亮，同时7段数码管显示所要购买货物的价格。 2.LED灯亮后，开始输入硬币。button2按一下，输入10元，按两下，输入二十元，以此类推；Button3按一下输入5元，按两下输入10元，以此类推；button4按一下
<XiaoLiuMang> 在 2024-11-14 上传 | 大小：15kb | 下载：0

[VHDL编程] gamethree

说明：内嵌BRAM设计LIFO堆栈。功能如下：具有先进后出的堆栈功能。此LIFO堆栈具有两个按键（write， read），按下write键后，开始输入数据data0-data3；按下read键后，7段数码管开始倒序显示data3-data0（十进制）。（内加vga显示数据，不附带图片）-Embedded BRAM design LIFO stack. Function as follows: after having advanced ou
<XiaoLiuMang> 在 2024-11-14 上传 | 大小：9kb | 下载：0

[VHDL编程] gamefive

说明：高精度小数除法器设计与实现。 在FPGA开发板上实现小数除法器，输入输出信号N_in [15:0], D_in[15:0]，N_in[15:0]小于D_in，即被除数小于除数，输出商Q_out[15:0]中Q[15]一定为0，Q[14:0]为商的小数部分。输入和计算结果通过VGA显示。-Precision fractional divider design and implementation. In the FPGA develo
<XiaoLiuMang> 在 2024-11-14 上传 | 大小：14kb | 下载：0

[VHDL编程] LZSS

说明：Lempel–Ziv–Storer–Szymanski compression encoder verilog code
<Lin> 在 2024-11-14 上传 | 大小：2kb | 下载：0

[VHDL编程] FAS

说明：Frequency Analysis System verilog code
<Lin> 在 2024-11-14 上传 | 大小：3kb | 下载：0

[VHDL编程] Judgment-leap-year-by-Verilog

说明：Verilog的闰年实现，已经在数码管显示中正确实现-Verilog realize the leap year, has been correctly implemented in the digital display
<xiao heshang> 在 2024-11-14 上传 | 大小：158kb | 下载：0