[VHDL编程] UART_RX

说明：自己用Verilog写的串口接收程序，有testbench，可实现单字节接收和连续接收，testbench可测功能-Own use Verilog write serial reception procedures, testbench, can achieve single-byte receive and continuous reception, testbench measurable function
<王红伟> 在 2024-11-14 上传 | 大小：3kb | 下载：0

[VHDL编程] verilog-ManchesterCoding

说明：verilog实现的曼彻斯特和差分曼彻斯特编码。压缩包中有源码和结果截图，代码又注释。-The implementation of Manchester Coding and differential Manchester Coding. The file has the source code and the picture of the result. The code is explanatory.
<都市里的野孩子> 在 2024-11-14 上传 | 大小：93kb | 下载：0

[VHDL编程] answer4

说明： 数字式竞赛抢答器 设计一个可容纳四组参赛者同时抢答的数字抢答器 1.能判断第一抢答者并报警指示抢答成功，其他组抢答均无效 2.设计倒计时时钟，若提前抢答则对相应的抢答组发出警报-Digital Race Responder Design a can hold four groups of participants at the same time answering the digital answering mach
<韩大马> 在 2024-11-14 上传 | 大小：5.25mb | 下载：0

[VHDL编程] clock

说明：数字时钟设计 设计一个数字时钟 要求:(1)用数码管显示时/分/秒 (2)有时间预置功能 (3)能用蜂鸣器报时-Digital Clock Design Design a digital clock Requirements: (1) with the digital display hours/minutes/seconds           (2) has
<韩大马> 在 2024-11-14 上传 | 大小：3.31mb | 下载：0

[VHDL编程] DDS

说明：信号发生器设计 信号发生器由波形选择开关控制波形的输出, 分别能输出正弦波、方波和三角波三种波形, 波形的周期为2秒（由40M有源晶振分频控制）。考虑程序的容量,每种波形在一个周期内均取16个取样点,每个样点数据是8位(数值范围:00000000~11111111)。要求将D/A变换前的8位二进制数据（以十进制方式）输出到数码管动态演示出来。-Signal generator design The signal generato
<韩大马> 在 2024-11-14 上传 | 大小：7.67mb | 下载：0

[VHDL编程] DS1302

说明：基于板载DS1302的电子时钟设计 AX301开发板上配置了一片实时时钟（RTC）芯片，型号DS1302。学习和掌握DS1302的基本原理，并完成电子时钟的设计。 要求：（1）用数码管显示时，分，秒； （2）有时间预置功能；-Design of Electronic Clock Based on Onboard DS1302 AX301 development board is equipped with a real
<韩大马> 在 2024-11-14 上传 | 大小：6.51mb | 下载：0

[VHDL编程] AX301

说明：10个在黑金AX301开发板上实现的程序源码工程，程序烧进板子就可使用 内附word详细说明了各个工程功能-10 in the black gold AX301 development board to achieve the program source program, the program can be burned into the board Included in the word a detailed descr
<韩大马> 在 2024-11-14 上传 | 大小：59.06mb | 下载：0

[VHDL编程] testadcom

说明：XILINX FPGA模拟量采样通信测试 XC6SLX9完成AD采样通过光纤通信上传给XILINX XC6SLX25。-XILINX FPGA XC6SLX9 XC6SLX25
<滕奔> 在 2024-11-14 上传 | 大小：26kb | 下载：0

[VHDL编程] Buf_FiFo

说明：verilog 编写的FIFO，里边有IP核和控制模块，-verilog write FIFO, inside the IP core and control module,
<王红伟> 在 2024-11-14 上传 | 大小：5kb | 下载：0

[VHDL编程] scrambler

说明：Verilog编写的ADC加扰程序（scrambler）里边附有加扰器的说明，实验可以把数据打散，可自行写testbench测试-Verilog prepared by the ADC scrambled program (scrambler) inside with scrambler descr iption, experimental data can be broken up, write their own testbench
<王红伟> 在 2024-11-14 上传 | 大小：216kb | 下载：0

[VHDL编程] Lab-1

说明：Design and simulate D flip flop with reset button. Objectives Explore Modelsim through a simple circuit design.
<Amr> 在 2024-11-14 上传 | 大小：213kb | 下载：0

[VHDL编程] Lab2

说明：Simple ALU Objectives 1. Explore simple ALU structure. 2. Working with components 3. Working with language templates in ModelSim 4. Making a test bench and simulation using ModelSim
<Amr> 在 2024-11-14 上传 | 大小：607kb | 下载：0