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[VHDL编程] DES_verilog
说明:用verilog实现的DES(Data Encryption Standard数据加密标准),把64位明文输入变为64位密文输出块。-Using DES (Data Encryption Standard Data Encryption Standard) verilog to achieve, the 64 plaintext input into 64 output ciphertext block.<荣志强> 在 2024-11-17 上传 | 大小:466kb | 下载:0
[VHDL编程] uart_lcd_display_XUP
说明:Uart串口通信程序,PC机向FPGA的串口发送数据,FPGA的串口收到数据后回传到PC机,同时显示在lcd屏。-Uart serial communication program: The serial port of PC sends data to the FPGA. After the serial port of FPGA receives the data, FPGA sends the received data back<queen> 在 2024-11-17 上传 | 大小:1.05mb | 下载:0
[VHDL编程] fft1024-verilogCODE
说明:fft 1024点verilog代码,适用于基-4的FFT算法描述,使用quartus,modelsim,-fftpoint 1024 verilog code<tao> 在 2024-11-17 上传 | 大小:51kb | 下载:0
[VHDL编程] N-DtoA-VHDL-AMS
说明:下面是一个混合信号的例子,是一个N位D/A转换器的VHDL-AMS描述-The following is an example of a mixed signal that is a N bit D/A converter described in VHDL-AMS<杜子腾> 在 2024-11-17 上传 | 大小:7kb | 下载:0
[VHDL编程] Op-Amp-Model(VHDL-AMS)
说明:模拟信号模型-运算放大器模型Op Amp Model的VHDL-AMS程序-Analog signal model- op amp model Amp Model VHDL-AMS Op program<杜子腾> 在 2024-11-17 上传 | 大小:23kb | 下载:0
[VHDL编程] diffofsignalandvariable
说明:How signals and variables are declared and used in vhdl<Arun Kumar> 在 2024-11-17 上传 | 大小:99kb | 下载:0
[VHDL编程] mealy_is
说明:How mealy finite state machine is implemented using VHDL<Arun Kumar> 在 2024-11-17 上传 | 大小:957kb | 下载:0
[VHDL编程] tristate_dr
说明:Hardware descr iption language for combinational circuit tristate driver how it is implemented<Arun Kumar> 在 2024-11-17 上传 | 大小:99kb | 下载:0
[VHDL编程] adder_ckt
说明:This a source code for how adder is implemented in FPGA-This is a source code for how adder is implemented in FPGA<Arun Kumar> 在 2024-11-17 上传 | 大小:165kb | 下载:0