[VHDL编程] timer

说明：使用Verilog编程的秒表，使用basys2板子，同时支持两个秒表计时，有暂停复位功能，计时在七段数码管上显示。-Using Verilog programming stopwatch, use basys2 board, while supporting the two stopwatch with pause reset function, time on the seven-segment LED display.
<peach> 在 2025-01-19 上传 | 大小：2.55mb | 下载：0

[VHDL编程] clock

说明：VHDL语言，数字钟实现时分秒计数，能够通过按键调整时间-VHDL language, when every minute counts achieve digital clock, the time can be adjusted through the key
<cjl> 在 2025-01-19 上传 | 大小：8.86mb | 下载：0

[VHDL编程] fpga_spi

说明：利用FPGA实现spi通信协议,通过modelsim仿真-Using FPGA to achieve spi communication protocol
<孙建东> 在 2025-01-19 上传 | 大小：246kb | 下载：0

[VHDL编程] tt_nios2_multiprocessor_design

说明：基于SOPC的多核设计例子，SOPC可发人员可参考-Examples of multi-core design based on SOPC, SOPC can send staff can refer
<xuetao> 在 2025-01-19 上传 | 大小：3.38mb | 下载：0

[VHDL编程] bandpassfilter

说明：FPGA的滤波器设置，采用将系数直接量化，测试过-FPGA filter settings, using the coefficients directly quantified, tested
<张璐佳> 在 2025-01-19 上传 | 大小：1kb | 下载：0

[VHDL编程] Sonic_2

说明：FPGA开发超声波测距，可改写工业探伤或倒车测距等系统，quartus2下选择EP2C5Q208C8（CycloneⅡ） 支持目前淘宝上能买到的所有4-5针超声波模块 应用cycloneⅡ自带除法模块 开发板为有光技术YG2.1 生成电路规模较小 ！！注意：移植程序仅需重新约束数码管和超声波模块的针脚-Ultrasonic Ranging FPGA development, industrial inspection
<cager> 在 2025-01-19 上传 | 大小：5.42mb | 下载：0

[VHDL编程] AnJian_1602

说明：计算器设计。采用了现场可编程逻辑器件FPGA设计，并基于VHDL语言实现加减乘除功能，并用十进制显示在数码管上。计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真并给出仿真波形，并下载到试验箱,用实验箱上的按键开关模拟输入，用数码管显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能，其结果简单，易于实现。-Calculator design. Usin
<陈勒> 在 2025-01-19 上传 | 大小：12.53mb | 下载：1

[VHDL编程] ZX_SOPC0

说明：基于FPGA的DDS信号源设计 1.输出信号为正弦波、三角波及脉冲 2.信号幅度可调,范围：1V~5V 3.调幅步长：10mV 4.信号频率为低频：10HZ~1MHZ 5.频率调节步长10HZ~100HZ频段为1HZ,100HZ~1kHZ频段为10HZ,1KHZ~1MHZ频段为100HZ 6.频率调节方式通过键盘输入 7.运用LCD显示信号的类型、幅度、调频步长、调幅步长-DDS source FPGA-ba
<陈勒> 在 2025-01-19 上传 | 大小：8.64mb | 下载：0

[VHDL编程] booth_mult

说明：4*4booth乘法器设计，测试模块，已经通过验证，内有注释，有利于理解booth乘法器原理。-4* 4 booth multiplier design, test module has been validated, there are notes, useful in understanding the booth multiplier principle.
<荣志强> 在 2025-01-19 上传 | 大小：3kb | 下载：0

[VHDL编程] risc8_cpu_verilog

说明：该实例设计的RSIC-CPU总线结构采用数据线（8位）和指令线（12位）独立分离的哈弗结构，把存储寄存器RAM当做寄存器来寻址使用以方便编程。-The example design of RISC-CPU bus architecture uses a data line (8) and command line (12) is separated with the Harvard architecture, the storage r
<荣志强> 在 2025-01-19 上传 | 大小：611kb | 下载：0

[VHDL编程] qnr_verilog

说明：量化取整QNR内部主要包括一个divider模块及产生数据输出有效和循环结果到最近整数的电路，包含仿真结果图。-Rounding quantization internal QNR includes a divider module and generates data output valid and circulating the results to the nearest integer circuit, including t
<荣志强> 在 2025-01-19 上传 | 大小：813kb | 下载：0

[VHDL编程] DCT_verilog

说明：DCT是数字图像处理中的一种基础算法，实现从时域到频域的转换，从而去掉时域中数据的相关性，有利于量化后对变换系数采用游程编码和Huffman编码。-DCT is a digital image processing a basic algorithm to achieve the conversion the time domain to the frequency domain, and thus remove the domain
<荣志强> 在 2025-01-19 上传 | 大小：496kb | 下载：0