[VHDL编程] Lab9_adder4a

说明：4位加法器的设计与实现.4位加法器框图，本实验中用Verilog语句来描述.nexy3.-With the implementation of.4 bit adder block design of 4 bit adder, the Verilog statement in this experiment to describe.Nexy3
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[VHDL编程] Lab10_shift4

说明：4位移位器的设计与实现.4位移位器框图和功能表，本实验中用Verilog语句来描述。-Design of 4 bit shifter and implementation of.4 bit shifter block diagram and function table, use the Verilog statement in this experiment to describe.
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[VHDL编程] Lab11_flipflopcs

说明：带有置位和清零端的边沿D触发器的设计与实现.带有置位和清零端的边沿D触发器的逻辑图，本实验中用Verilog语句来描述。-Design and implementation of an edge D flip-flop with set and reset end. Logic diagrams with edge D flip-flop with set and reset the end of the Verilog stateme
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[VHDL编程] lcd

说明：implementation of 16x2 lcd module driver in vhdl with the scroll a read facility.also a memory device is been also added.for 576 charecter in spartan 3 device tested.
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[VHDL编程] Lab12_shiftreg

说明： 4位移位寄存器的设计与实现.本实验中用Verilog语句来描述。nexy3.-Design and implementation of a 4 bit shift register. The Verilog statement in this experiment to describe. Nexy3
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[VHDL编程] Lab13_mod5cnt

说明：模-5计数器就是从0到4重复计数。也就是说，它一共要经历5个状态，输出从000变到100然后再回到000。本实验中用Verilog语句来描述。-Module-5 counter is from 0 to 4 repeat count. That is to say, it has to experience 5 state, the output from 000 to 100 and then to 000. Using the Ve
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[VHDL编程] Lab14_count3a

说明：8分频器的设计与实现.8分频器的真值表，其最高位q2的输出就是对输入信号的8分频。本实验中用Verilog来实现。-Design and implementation of.8 8 frequency divider divider of the truth table, output the highest bit Q2 is the input signal frequency of 8. Use Verilog to achiev
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[VHDL编程] Lab15_sw2reg

说明：开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。-Design of switch
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[VHDL编程] cores

说明：a core has been developed for your 32 bit fpu with a least 32x2 input 4 bit operator with round off and 32 bit output and 8 bit exeption data.
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[VHDL编程] VHDL

说明：VHDL功能模块直接用。分有： 去抖，数码显示，任意分频。-VHDL modules directly. Points are: to shake, digital display, arbitrary frequency.
<滕野> 在 2025-01-23 上传 | 大小：6kb | 下载：0

[VHDL编程] adder4

说明：基于VHDL的4位加法器。 由4个一位全加器级联构成。-VHDL-based 4-bit adder. One consists of four full adder cascade.
<东城> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] Dlatch3

说明：基于VHDL的触发器设计。 由一个电平触发的D触发器构成的上下边沿触发器。-Trigger-based VHDL design. Consists of a level-triggered D flip-flops up and down the edge of the trigger.
<东城> 在 2025-01-23 上传 | 大小：1kb | 下载：0