[VHDL编程] AD7606PFSM

说明：AD7606利用状态机进行模拟时序控制采样。-AD7606 using the state machine to simulate timing control samples.
<wangyang> 在 2025-02-02 上传 | 大小：418kb | 下载：0

[VHDL编程] vhdl-code-for-carwash

说明：automatic car wash system using verilog hdl where car moves from one state to another state for washing based on time intervel
<soumith smith> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] testrom

说明：My Uploaded Code to test ROM using VHDL.
<Ali> 在 2025-02-02 上传 | 大小：195kb | 下载：0

[VHDL编程] mux_4

说明：Uploaded Source code to design and implementation Multiplexcer using VHDL
<Ali> 在 2025-02-02 上传 | 大小：112kb | 下载：0

[VHDL编程] Reg_4bit

说明：Uploaded code to design 4 bit register.
<Ali> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] ADDER_4_BIT

说明：implement 4 bit add using vhdl
<Ali> 在 2025-02-02 上传 | 大小：114kb | 下载：0

[VHDL编程] full_adder

说明：design full adder by vhdl
<Ali> 在 2025-02-02 上传 | 大小：126kb | 下载：0

[VHDL编程] sourceCODE

说明： binary to grey grey to binary 8x3 encoder 2x4 decoder etc- binary to grey grey to binary 8x3 encoder 2x4 decoder etc..
<live@1892> 在 2025-02-02 上传 | 大小：203kb | 下载：0

[VHDL编程] lzrw1-compressor-core_latest.tar

说明：Lzrw1 压缩算法。spatan6上运行，有完整的仿真环境和代码testbench-Lzrw1 compression algorithm. runs on spatan6, a complete simulation environment and testbench code
<李冬阳> 在 2025-02-02 上传 | 大小：4.4mb | 下载：0

[VHDL编程] S1_38YIMA

说明：38译码器，用ISE12.3实现。用Verilog HDL语言编写-38 decoder implemented with ISE12.3. Written in Verilog HDL language
<Shixuan Gou> 在 2025-02-02 上传 | 大小：146kb | 下载：0

[VHDL编程] S2_counter

说明：用verilog HDL语言编制的计数器，并且可以在开发板上以灯亮灭体现功能，Xilinx的Spartan6系列芯片。-Counter with verilog HDL language preparation, and the development board to be light reflected off function, Xilinx' s Spartan6 series chips.
<Shixuan Gou> 在 2025-02-02 上传 | 大小：289kb | 下载：0

[VHDL编程] S16_ADC

说明：用Verilog HDL语言编写的AD转换器，可以再Xilinx芯片实现，用ISE软件环境下开发-Using Verilog HDL language AD converter, you can then Xilinx chip, with the ISE software development environment
<Shixuan Gou> 在 2025-02-02 上传 | 大小：1.39mb | 下载：0