[VHDL编程] yanshi_31

说明：一路信号计数延时器。可根据此文件修改延迟时间。-One signal count delay. Delay time can be modified according to this document.
<杨空> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] turbo_encode

说明：turbo码的编码程序,verilog HDL,在ISE环境中-turbo code encoding process
<周杨兆> 在 2025-01-23 上传 | 大小：6kb | 下载：1

[VHDL编程] VHDL

说明：时序逻辑电路的习题,主要测试状态机以及ASM流程图的绘制-Drawing exercises sequential logic circuits, the main test state machine and ASM flowchart
<lh> 在 2025-01-23 上传 | 大小：77kb | 下载：0

[VHDL编程] ASM

说明：时序逻辑电路的系统设计方法介绍,适合大部分人的EDA学习-System design sequential logic circuit descr iption, suitable for most people to learn EDA
<lh> 在 2025-01-23 上传 | 大小：330kb | 下载：0

[VHDL编程] SZ-VHDL

说明：系统数字逻辑电路设计方法以及示例的介绍,分析较好,有价值-System digital logic circuit design methods and introduce examples, analyze good and valuable
<lh> 在 2025-01-23 上传 | 大小：3.66mb | 下载：0

[VHDL编程] Lab2_comp2bit

说明：二位比较器的设计与实现,基于SPARTAN-6 XC6SLX16开发板.nexy3-SPARTAN-6 XC6SLX16.nexy3。
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[VHDL编程] Lab3_mux24a

说明：4位2选1多路选择器的设计与实现。nexy3开发板。本实验中用Verilog语句来描述。-Xilinx ISE 12.3.nexy3.
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[VHDL编程] Lab4_hex7seg

说明：7段译码器的设计与实现.nexy3开发板。通过使用ISE软件进行7段译码器的设计与实现。-Xilinx ISE 12.3.nexy3
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[VHDL编程] Lab5_x7seg

说明：7段显示管的设计与实现.nexy3开发板。在2个7段显示管上显示一个2位的十六进制数，本实验中用Verilog语句来描述。-Xilinx ISE 12.3.nexy3.
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[VHDL编程] Lab6_decode38a

说明： 3-8译码器的设计与实现.3-8译码器的真值表，本实验中用Verilog语句来描述。-Xilinx ISE 12.3.nexy3
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[VHDL编程] Lab7_pencode83

说明：8-3优先编码器的设计与实现.8-3优先编码器的真值表，本实验中用Verilog语句来描述.-Design and implementation of 8-3 priority encoder.8-3 priority encoder truth table, use the Verilog statement in this experiment to describe.
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[VHDL编程] Lab8_binbcd4

说明：4位二进制-BCD码转换器的设计与实现.4位二进制-BCD码转换器的真值表，本实验中用Verilog语句来描述。-Design of 4 bit-BCD converter and implementation of.4 binary-BCD code converter truth table, use the Verilog statement in this experiment to describe.
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