[VHDL编程] test_led

说明：Verilog语言的24小时计数器，数码管显示，按键调时，在CPLD上调试正常。-Verilog language 24-hour counter, digital display, when the key tone on CPLD normal debugging.
<lgs2007m> 在 2025-01-23 上传 | 大小：821kb | 下载：0

[VHDL编程] I2C

说明：K2FPGA开发板实验教程——I2C协议说明及verilog实现读写I2C器件，中文内涵代码，验证可用。-K2FPGA development board test tutorial- I2C protocol descr iption and verilog read and write I2C devices, Chinese connotation code to verify availability.
<lgs2007m> 在 2025-01-23 上传 | 大小：1.42mb | 下载：0

[VHDL编程] ADDER_8BIT_FOR_BCD

说明：基于FPGA的由两个四位全加器合成的八位全加器 -Based on the synthesis of two four eight full adder full adder FPGA
<liu> 在 2025-01-23 上传 | 大小：420kb | 下载：0

[VHDL编程] digital_clock

说明：数字钟的设计，系统分为5个模块，Freq_div模块，Clock_cnt模块，Clock_ctl模块，Key_ctl模块和Display模块。系统目标：用8个LED 显示时间，如9点25分10秒显示为，09－25－10。（2）设置2个按键，按键SET用于工作模式选择，按键UP用于校时。-Digital clock design, the system is divided into five modules, Freq_div modu
<李龙> 在 2025-01-23 上传 | 大小：1.52mb | 下载：0

[VHDL编程] yimaqi

说明：基于FPGA环境开发，采用3-8译码电路原理。制作而成的译码器- FPGA-based development environment, using 3-8 decoder circuit schematic. Made of a decoder
<曌黁> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] traffic

说明：自动交通控制系统,设计一个具有主、支干道十字路口的交通灯自动控制芯片。 当主干道与支干道均无车辆要求通行时，主干道应保持畅通，亮绿灯，支干道亮红灯。 如果主干道无车，支干道有车，则允许支干道通行，主干道亮红灯，支干道亮绿灯。 如果主干道和支干道均有车要求通行，则两者应交替通行，并要求主干道每次通行30秒，支干道每次通行20秒，并显示剩余时间。 每次绿灯变红灯时，黄灯应先亮3秒钟，并显示绿灯和黄灯剩余时间。 -Auto
<李龙> 在 2025-01-23 上传 | 大小：24kb | 下载：0

[VHDL编程] protect1.3-clpd

说明：pwm死区保护最小脉宽程序vhdl语音，自己编程，课题中也使用，希望大家下载-pwm dead zone protection program vhdl minimum pulse width of voice, their own programming, also used in the subject, I hope everyone downloads
<gigi> 在 2025-01-23 上传 | 大小：13.34mb | 下载：0

[VHDL编程] axi_ad9129

说明：ad9129 测试源代码-AD9129 test source code。。。。。。.....
<木子> 在 2025-01-23 上传 | 大小：2kb | 下载：0

[VHDL编程] ddr2_mem

说明：DDR2 xilinx ipcore 头文件 可以进行读写DDR2操作的接口! 读写时注意 按照时序控制进行！-DDR2 xilinx top file， you can read or write DDR2 interface。 attention：please control it ！
<yan> 在 2025-01-23 上传 | 大小：6kb | 下载：0

[VHDL编程] DISPLAY_CONTROL

说明：并行数码管控制文件。可根据此文件自行扩充至任意位数码管。-Parallel digital control file. This file can be expanded according to their own arbitrary digital tube.
<杨空> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] fasong

说明：发送正交码文件。可根据此文件设置任意长度和比重的正交码。-Send orthogonal code files. Can be set to any length and proportion of orthogonal code based on this document.
<杨空> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] helu

说明：多路逻辑信号-数字信号转换器。可根据此文件修改输入输出口数量。- Multiplexing logic signal- digital signal converter. The number of input and output ports can be modified according to this document.
<杨空> 在 2025-01-23 上传 | 大小：1kb | 下载：0