[VHDL编程] uartfifo

说明：一个基于verilog的fifo的例子，由数据产生模块产生数据传到fifo中，然后同过发送模块将数据发到上位机上。-One based on the fifo verilog example, by the data generation module generates data to the fifo, and then sent over the same module sends data to the host compute
<陈栋磊> 在 2025-02-07 上传 | 大小：646kb | 下载：0

[VHDL编程] EX7

说明：一个基于verilog的串口接收发送模块，可与上位机通信。-One based on the serial receiver sends verilog module can communicate with the host computer.
<陈栋磊> 在 2025-02-07 上传 | 大小：319kb | 下载：0

[VHDL编程] logic_analysis

说明：一个基于verilog的逻辑分析仪，可以通过pc机的显示器将开发板的数据显示在显示频上。-Verilog based logic analyzer, you can monitor the development pc machine data plate on the display frequency.
<陈栋磊> 在 2025-02-07 上传 | 大小：2.93mb | 下载：0

[VHDL编程] verilogsram

说明：一个基于verilog的sdram读写控制器，可以将数据写入sdram并读回。-One based on the sdram verilog write controller, data can be written to and read back sdram.
<陈栋磊> 在 2025-02-07 上传 | 大小：94kb | 下载：0

[VHDL编程] problemas

说明：example of vhdl lenguage-example of vhdl lenguage
<med> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] vc707-mig-rdf0160-14.3

说明：适用于DDR3 控制器代码等的FPGA代码-DDR3 controller code for FPGA code, etc.
<丁妮> 在 2025-02-07 上传 | 大小：12.2mb | 下载：0

[VHDL编程] Project

说明：Arithmatic logic unit
<MohanadY> 在 2025-02-07 上传 | 大小：22kb | 下载：0

[VHDL编程] Projec2

说明：Delay Generator using VHDL
<MohanadY> 在 2025-02-07 上传 | 大小：18kb | 下载：0

[VHDL编程] axi4-checker

说明：ARM公司官方的AXI4总线的SVA检测。带完整说明文档，AXI4，AXI4-Lite，AXI4-Stream协议均已经包含-ARM s official AXI4 bus SVA testing. With complete documentation, AXI4, AXI4-Lite, AXI4-Stream protocol are already included
<Linear> 在 2025-02-07 上传 | 大小：444kb | 下载：0

[VHDL编程] DE2_labs_verilog

说明：This the code writing on verilog-This is the code writing on verilog
<ABC> 在 2025-02-07 上传 | 大小：771kb | 下载：0

[VHDL编程] ColorBar

说明： verilog 视频领域 黑场信号产生-verilog field of video black burst signal is generated
<zhaoyao> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] axi3-checker

说明：ARM公司官方的AXI3总线的SVA检测。带完整说明文档-ARM s official AXI3 bus SVA testing. With complete documentation
<Linear> 在 2025-02-07 上传 | 大小：458kb | 下载：0